在pspice的仿真中，經(jīng)常需要使用模數(shù)轉(zhuǎn)換，往常，一般忽略模數(shù)轉(zhuǎn)換部分，只對其它部分進(jìn)行仿真。 其實，在pspice中，也提供了模數(shù)轉(zhuǎn)換模型庫，可以在電路中對AD/DA轉(zhuǎn)換進(jìn)行仿真。

在pspice提供的仿真庫中，有一個dataconv庫，里面就包含了AD/DA模型。 其位置位于“安裝路徑”SPB_17.4toolscapturelibrarypspice下。

這里，我重點介紹其中的ADCSER器件。 ADCSER是指串行輸出的AD轉(zhuǎn)換器，緊接著ADCSER后面的數(shù)字，是串行數(shù)據(jù)的位數(shù)，如ADCSER2是指2位的串行輸出AD轉(zhuǎn)換器，ADCSER24是指24位的串行輸出AD轉(zhuǎn)換器。 位數(shù)越多，轉(zhuǎn)換的精度就越高。

首先，我們對4位串行輸出AD轉(zhuǎn)換器進(jìn)行仿真。

在Capture中創(chuàng)建pspice仿真項目——ADC_DEMO.opj，原理圖如下：

選中模數(shù)轉(zhuǎn)換器，點擊鼠標(biāo)右鍵，選擇Desend Hierarchy，可以進(jìn)入查看模數(shù)轉(zhuǎn)換器的內(nèi)部模型。

從內(nèi)部原理圖中，不難看出，pspice中提供的ADCSER，是把模擬數(shù)據(jù)先轉(zhuǎn)換成并行的數(shù)字?jǐn)?shù)據(jù)，再用D寄存器串行輸出。

其中：

AIN – Analog Input, 0 to 5V unipolar（0-5V的模擬輸入信號）

VREF – Reference voltage output, -5.25V（參考電壓，輸出）

DATA – Serial Data Output（串行數(shù)據(jù)輸出）

CLOCK – Clock input（時鐘信號輸入，要求小于5Meg，大于178.571K）

CONVST/EOC* – Conversion Start Input; End-of-Conversion output（使能信號——開始轉(zhuǎn)換，轉(zhuǎn)換結(jié)束）

在這個實驗中，我們把CLK信號定義為1Meg，Ain采用直流信號輸入，CONVST/EOC——使用脈沖信號，周期為50us。

創(chuàng)建仿真分析文件，進(jìn)行時域仿真：

仿真時間定為0.3ms，啟動仿真。 此時capture彈出一個錯誤窗口，根據(jù)提示，查看session log。

錯誤提示窗口

Session Log窗口

其中有個error：ERROR(ORNET-1019): Pin PWR in template not found on U1. U11，意思是U1.U11的template中管腳PWR錯誤。 進(jìn)入U1 的Desend Hierarchy，找到U11，如圖所示，沒有看到名為PWR的Pin，猜測PWR應(yīng)該是電源管腳，進(jìn)一步雙擊U11，進(jìn)入原件屬性，把Power Pins Visible選中，使得元器件的電源管腳顯示出來，發(fā)現(xiàn)U11的電源pin是VCC和GND。

再次進(jìn)入U11的屬性，找到PspiceTemplate，其內(nèi)容如下：

X^@REFDES %MODE %CLK1 %CLK2 %SER %A %B %C %D %QA %QB %QC %QD %PWR %GND @MODEL 參數(shù)：n+ IO_LEVEL=@IO_LEVEL MNTYMXDLY=@MNTYMXDLY n+ CLKHI=@CKHI CLKLO=@CKLO CLKMAX=@CKMAX CLKMIN=@CKMIN CKDPDMIN=@CKDMIN CKDPDMAX=@CKDMAX

其中，“%”開頭的是管腳的名稱，其中有%PWR，而原理圖中的U11沒有PWR管腳，而是VCC管腳。 （猜測：這是Cadence直接從早期pspice導(dǎo)入的模型，導(dǎo)致出現(xiàn)偏差）。

修正方法：直接把“%PWR”修改為“%VCC”，然后保存。 再次啟動仿真。

查看U1.U12的DB0~DB3的并行轉(zhuǎn)換結(jié)果，與DATA的輸出，圖形如下：

可以看出，開始轉(zhuǎn)換控制信號送給AD后，AD開始轉(zhuǎn)換并串行輸出。

對波形進(jìn)行放大，可以得出以下結(jié)論：

模數(shù)轉(zhuǎn)換的串行DATA輸出，是從高位到低位，串行輸出的；

每個時鐘周期輸出1位；

從使能信號有效后的第二個時鐘周期開始串行輸出。