隨著半導(dǎo)體技術(shù)和深壓微米工藝的不斷發(fā)展，IC的開關(guān)速度目前已經(jīng)從幾十M H z增加到幾百M H z，甚至達到幾GH z。在高速pcb設(shè)計中，工程師經(jīng)常會碰到誤觸發(fā)、阻尼振蕩、過沖、欠沖、串?dāng)_等信號完整性問題。本文將探討它們的形成原因、計算方法以及如何采用Allegro中的IBIS仿真方法解決這些問題。

　　1信號完整性定義

　　信號完整性（Signal Integrity，簡稱SI）指的是信號線上的信號質(zhì)量。信號完整性差不是由單一因素造成的，而是由板級設(shè)計中多種因素共同引起的。破壞信號完整性的原因包括反射、振鈴、地彈、串?dāng)_等。隨著信號工作頻率的不斷提高，信號完整性問題已經(jīng)成為高速PCB工程師關(guān)注的焦點。

　　2反射

　　2.1反射的形成和計算

　　傳輸線上的阻抗不連續(xù)會導(dǎo)致信號反射，當(dāng)源端與負載端阻抗不匹配時，負載將一部分電壓反射回源端。差分線傳輸信號解決了不少問題。

　　什么是差分信號？ 通俗地說，就是驅(qū)動端發(fā)送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號的那一對線就稱為差分線。差分線阻抗怎么算？各種差分信號的阻抗都不一樣的，比如USB的D+ D-，差分線阻抗是90ohm，1394的差分線是110ohm， 先看看規(guī)格書或者相關(guān)資料。現(xiàn)在已經(jīng)有很多計算阻抗工具，比如polar的si9000，影響差分阻抗的因素有線寬、差分線間距、介質(zhì)介電常數(shù)、介質(zhì)的厚度（差分線到參考面之間的介質(zhì)厚度），一般是調(diào)整差分線間距和線寬來控制差分阻抗的。做板的時候也要跟廠家說明哪些線要控制阻抗。一個差分信號是用一個數(shù)值來表示兩個物理量之間的差異。從嚴格意義上來講，所有電壓信號都是差分的，因為一個電壓只能是相對于另一個電壓而言的。在某些系統(tǒng)里，系統(tǒng)‘地’被用作電壓基準點。當(dāng)‘地’當(dāng)作電壓測量基準時，這種信號規(guī)劃被稱之為單端的。我們使用該術(shù)語是因為信號是用單個導(dǎo)體上的電壓來表示的。

　　差分信號的 個好處是，因為你在控制‘基準’電壓，所以能夠很容易地識別小信號。在一個地做基準，單端信號方案的系統(tǒng)里，測量信號的 值依賴系統(tǒng)內(nèi)‘地’的一致性。信號源和信號接收器距離越遠，他們局部地的電壓值之間有差異的可能性就越大。從差分信號恢復(fù)的信號值在很大程度上與‘地’的 值無關(guān)，而在某一范圍內(nèi)。

　　差分信號的第二個好處是，它對外部電磁干擾（EMI）是高度免疫的。一個干擾源幾乎相同程度地影響差分信號對的每一端。既然PADS中PADSLOGIC電壓差異決定信號值，這樣將忽視在兩個導(dǎo)體上出現(xiàn)的任何同樣干擾。除了對干擾不大靈敏外，差分信號比單端信號生成的 EMI 還要少。

　　差分信號的第三個好處是，時序定位 ，由于差分信號的開關(guān)變化是位于兩個信號的交點，而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時序上的誤差，同時也更適合于低幅度信號的電路。目前流行的 LVDS（low voltage differential signaling）就是指這種小振幅差分信號技術(shù)。

　　差分可以不考慮串?dāng)_的，因為他們的串?dāng)_結(jié)果在 的接受時會抵消。另外，差分要平衡走線，平行只是平衡的一部分而已。

　　我覺得差分對的耦合還是應(yīng)該要的，對于單線匹配，雖然理論上很成熟，但是實際PCB 的線路還是有5%左右的誤差（一份材料上的，我沒自己做過）。另一方面，差分線可以看作一個自回路系統(tǒng)，或者說它的兩根信號線上的信號是相關(guān)的。耦合過松，可能會引起不同來自別處的干擾，而對于有些接口電路來說，Allegro培訓(xùn)差分對的等長正是控制線路延遲的重要因素。所以，我覺得還是應(yīng)該將差分線緊耦合的。

　　對于目前大多數(shù)高速PCB 板來說，保持很好的耦合是有利的

　　但是希望大家不要誤認為耦合是差分對的必要條件，這樣有的時候反而限制了設(shè)計的思路。

　　做高速設(shè)計或分析的時候，不光要知道大多數(shù)人是怎么做的，更要了解別人為什么這樣做，然后在別人的經(jīng)驗基礎(chǔ)上進行理解和改進，不斷鍛煉自己創(chuàng)造性思維能力

　　匹配是需要的，但匹配原因不是反射，而是降低串繞干擾程度，如果降低和采用匹配方式有關(guān)，如果串電阻，則沒有效果，但如果采用接地或者接電源的端接匹配方式，則由于因為兩條線的線阻抗降低而使串繞降低…

　　對于 PCB LAYOUT工程師來說， 關(guān)注的還是如何確保在實際走線中能完全發(fā)揮差分走線的這些優(yōu)勢。也許只要是接觸過 Layout 的人都會了解差分走線的一般要求，pcb設(shè)計那就是“等長、等距”。等長是為了保證兩個差分信號時刻保持相反極性，減少共模分量;等距則主要是為了保證兩者差分阻抗一致，減少反射。“盡量靠近原則”有時候也是差分走線的要求之一。 差分走線也可以走在不同的信號層中，但一般不建議這種走法，因為不同的層產(chǎn)生的諸如阻抗、過孔的差別會破壞差模傳輸?shù)男Ч牍材Ｔ肼暋４送猓绻噜弮蓪玉詈喜粔蚓o密的話，會降低差分走線抵抗噪聲的能力，但如果能保持和周圍走線適當(dāng)?shù)拈g距，串?dāng)_就不是個問題。在一般頻率（GHz 以下），EMI 也不會是很嚴重的問題，實驗表明，相距 500Mils 的差分走線，在3 米之外的輻射能量衰減已經(jīng)達到 60dB，足以滿足 FCC 的電磁輻射標準，所以設(shè)計者根本不用過分擔(dān)心差分線耦合不夠而造成電磁不兼容問題。但所有這些規(guī)則都不是用來生搬硬套的，不少工程師似乎還不了解高速差分信號傳輸?shù)谋举|(zhì)。下面重點討論一下 PCB 差分信號設(shè)計中幾個常見的誤區(qū)。

　　認為差分走線一定要靠的很近。讓差分走線靠近無非是為了增強他們的耦合，既可以提高對噪聲的免疫力，還能充分利用磁場的相反極性來抵消對外界的電磁干擾。雖說這種做法在大多數(shù)情況下是非常有利的，但不是 的，如果能保證讓它們得到充分的屏蔽，不受外界干擾，那么我們也就不需要再讓通過彼此的強耦合達到抗干擾和抑制 EMI 的目的了。如何才能保證差分走線具有良好的隔離和屏蔽呢？增大與其它信號走線的間距是 基本的途徑之一，電磁場能量是隨著距離呈平方關(guān)系遞減的，一般線間距超過4 倍線寬時，它們之間的干擾就極其微弱了，基本可以忽略。此外，通過地平面的隔離也可以起到很好的屏蔽作用，這種結(jié)構(gòu)在高頻的（10G 以上）IC 封裝PCB 設(shè)計中經(jīng)常會用采用，被稱為 CPW 結(jié)構(gòu)，可以保證嚴格的差分阻抗控制（2Z0）。

　　認為差分信號不需要地平面作為回流路徑，或者認為差分走線彼此為對方提供回流途徑。造成這種誤區(qū)的原因是被表面現(xiàn)象迷惑，或者對高速信號傳輸?shù)臋C理認識還不夠深入。差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機理是一致的，即高頻信號總是沿著電感 的回路進行回流， 的區(qū)別在于差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，那一種就成為主要的回流通路。在 PCB 電路設(shè)計中，一般差分走線之間的耦合較小，往往只占 10~20%的耦合度，更多的還是對地的耦合，所以差分走線的主要回流路徑還是存在于地平面。當(dāng)?shù)仄矫姘l(fā)生不連續(xù)的時候，無參考平面的區(qū)域，差分走線之間的耦合才會提供主要的回流通路，盡管參考平面的不連續(xù)對差分走線的影響沒有對普通的單端走線來的嚴重，但還是會降低差分信號的質(zhì)量，增加 EMI，要盡量避免。也有些設(shè)計人員認為，可以去掉差分走線下方的參考平面，以抑制差分傳輸中的部分共模信號，但從理論上看這種做法是不可取的，阻抗如何控制？不給共模信號提供地阻抗回路，勢必會造成 EMI 輻射，這種做法弊大于利。

　　認為保持等間距比匹配線長更重要。在實際的 PCB 布線中，往往不能同時滿足差分設(shè)計的要求。由于管腳分布，過孔，以及走線空間等因素存在，必須通過適當(dāng)?shù)睦@線才能達到線長匹配的目的，但帶來的結(jié)果必然是差分對的部分區(qū)域無法平行.PCB 差分走線的設(shè)計中 重要的規(guī)則就是匹配線長，其它的規(guī)則都可以根據(jù)設(shè)計要求和實際應(yīng)用進行靈活處理。