過零比較和鎖相環(huán)相位比較器電路原理圖如圖

現(xiàn)在常使用集成電路的鎖相環(huán)CD4046，是通用的CMOS鎖相環(huán)集成電路，其特點(diǎn)是電源電壓范圍寬（為3V－18V），輸入阻抗高(約100MΩ)，動(dòng)態(tài)功耗小，在中心頻率f0為10kHz下功耗僅為600μW，屬微功耗器件。下圖是CD4046的引腳排列，采用 16 腳雙列直插式，各引腳功能如圖2.12所示。

1腳相位輸出端，環(huán)路入鎖時(shí)為高電平，環(huán)路失鎖時(shí)為低電平。2腳相位比較器Ⅰ的輸出端。3腳比較信號(hào)輸入端。13腳相位比較器Ⅱ的輸出端。14腳信號(hào)輸入端。對(duì)相位比較器Ⅱ而言，當(dāng)14腳的輸入信號(hào)比3腳的比較信號(hào)頻率低時(shí)，輸出為邏輯“0”；反之則輸出邏輯“1”。如果兩信號(hào)的頻率相同而相位不同，當(dāng)輸人信號(hào)的相位滯后于比較信號(hào)時(shí)，相位比較器Ⅱ輸出的為正脈沖，當(dāng)相位超前時(shí)則輸出為負(fù)脈沖。在這兩種情況下，從1腳都有與上述正、負(fù)脈沖寬度相同的負(fù)脈沖產(chǎn)生。從相位比較器Ⅱ輸出的正、負(fù)脈沖的寬度均等于兩個(gè)輸入脈沖上升沿之間的相位差。而當(dāng)兩個(gè)輸入脈沖的頻率和相位均相同時(shí)，相位比較器Ⅱ的輸出為高阻態(tài)，則1腳輸出高電平。上述波形如圖2.13所示。由此可見，從1腳輸出信號(hào)是負(fù)脈沖還是固定高電平就可以判斷兩個(gè)輸入信號(hào)的情況了。

圖2.13   比較器輸出波形圖