隨著移動電話等電子器件的不斷飛速增長，這些器件中安裝在有限襯底面積上的半導體封裝也逐漸變小變薄。3D封裝對減少裝配面積非常有效。此外，系統級封裝（SiP）技術（將二個或多個芯片安裝在一個封裝件中）對于提高處理速度和改善功耗的作用顯著（圖1）。為滿足這一要求，不僅是每一種封裝材料的特性非常重要，而且這些材料的組合也變得很重要。

本文重點介紹了材料、材料設計技術以及二者的結合，例如多芯片疊層封裝、用于堆疊封裝的環氧模塑料和襯底以及用于先進倒裝芯片封裝的底充膠材料。

3D封裝用的先進材料技術

先進封裝（包括3D封裝）將用到各種不同的材料。例如前道材料中的低K材料、緩沖涂層和CMP研磨料，后道材料中的芯片鍵合膜、漿料、環氧模塑料、液態模封材料、襯底、阻焊劑等等。采用這些材料可以制作各種各樣的先進封裝。

用于多芯片疊層封裝的芯片鍵合膜

存儲器件廣泛關注多芯片疊層封裝能否實現性能更高、體積更小且更薄。圖2（上）示出了多芯片疊層封裝的典型結構和發展趨勢。此時，芯片鍵合膜（DAF）的性質對提高封裝性能極為重要。晶圓厚度與日俱減，堆疊芯片的數目則不斷增加。由此產生了下列問題（圖2下）：DAF層壓DAF后薄晶圓的翹曲;將芯片粘到襯底后封裝的翹曲;熱循環測試過程中的分層和芯片破裂。

為了解決這些問題，研發了用于DAF的新穎聚合物合金系統。這一材料的彈性模量低，抗熱性能好，能有效地減少疊層CSP的翹曲和熱應力。

堆疊封裝（PoP）用的環氧模塑料和襯底

PoP是堆積一個或多個芯片封裝的安裝形式。一般說來，PoP是將存儲器封裝堆疊在邏輯封裝之上，以節省PCB空間。由于在PoP中的總封裝高度增加了，必須盡可能減薄襯底和模塑材料的厚度（圖3）。較薄封裝的麻煩之處是PoP的連接問題，這一點在頂層封裝和底層封裝的翹曲程度不一樣時尤為嚴重。所以，控制或減少每一封裝的翹曲很重要。由于襯底、環氧模塑料（EMC）和底充膠材料（UF）的熱膨脹性質直接影響封裝的翹曲，因此，調整這些材料的性質比過去更為重要。

襯底和EMC的熱膨脹系數（CTE）對封裝的翹曲有直接影響。用新樹脂系材料可以開發出適合于薄封裝的低熱膨脹系數襯底和高熱膨脹系數EMC.

先進倒裝芯片封裝用的底充膠材料

如表1所示，倒裝芯片封裝的發展趨勢是密度更高、芯片與襯底間間隙更窄、芯片尺寸更大、速度更快（更低k值）。低應力和窄間隙填充將來對底充膠材料越來越重要。另外，對超窄間隙封裝和硅通孔（TSV）封裝來說，迫切需要像不流動的底充膠材料和底充膠膜等預涂材料。正在開發滿足這一需求的新穎高強度樹脂系材料，這些材料對減少低k大芯片的破裂很有用。最新開發的底充膠膜特別適用于減少一些綜合工藝步驟。

未來封裝用的先進材料

3D安裝用的新型襯底一般為超薄多層板。此材料的主要特點是：優良的靜態彎曲能力;高抗熱性;多層工藝時極好的尺寸穩定性。采用這些材料可以為3D安裝PWB實現又薄又能彎曲的多層板。

開發了適用于低溫再流焊工藝的新型導電漿料。這種新穎漿料是由低熔點金屬和高抗熱性熱固樹脂系組成。它形成金屬鍵合和樹脂帶，能增強150℃再流焊工藝后的互連（圖4）。金屬鍵合減少了連接電阻，樹脂帶提高了TCT中連接的可靠性。采用此漿料可以方便地降低再流焊溫度，以減少超薄封裝的翹曲。

結論

SiP、3D封裝將廣泛用于各個電子學領域。新型材料包括了多芯片疊層封裝用的芯片鍵合膜、PoP用的襯底和環氧模塑料、先進倒裝芯片封裝用的底充膠材料、3D安裝用的新型襯底和低溫再流焊工藝用的新型導電膠等。對3D封裝材料的研究和探討將提高3D封裝性能并降低成本。

3D封裝

當追隨摩爾定律成為產業共識，More Moore的提出似乎又為芯片制造業的發展增添了些許亮色。一般來說，More Moore指芯片特征尺寸的不斷縮小，它包括兩方面：為提高密度、性能和可靠性在晶圓水平和垂直方向上繼續縮小特征尺寸;采用3D結構等工藝技術以及新材料的運用來影響晶圓的電學性能。

隨著消費電子設計降低到45nm甚至更小節點，為了在芯片內塞進更多功能，3D封裝應運而生。手機是加速開發3D封裝的主動力。手機已從低端向高端發展，要求體積小，重量輕且功能多。為此，高端手機用芯片必須具有強大的內存容量，于是誕生了芯片堆疊的封裝（SDP），如多芯片封裝（MCP）和堆疊芯片尺寸封裝（SCSP）等;另外，在2D封裝中需要大量長程互連，導致電路RC延遲的增加。為了提高信號傳輸速度，必須降低RC延遲。可用3D封裝的短程垂直互連來替代2D封裝的長程互連。

3D封裝技術優勢眾多：

在尺寸和重量方面，3D設計替代單芯片封裝縮小了器件尺寸、減輕了重量。與傳統封裝相比，使用3D技術可縮短尺寸、減輕重量達40-50倍;

在速度方面，3D技術節約的功率可使3D元件以每秒更快的轉換速度運轉而不增加能耗，寄生性電容和電感得以降低;

3D封裝更有效的利用了硅片的有效區域，與2D封裝技術相比，3D技術的硅片效率超過100%;

在芯片中，噪聲幅度和頻率主要受封裝和互連的限制，3D技術在降低噪聲中起著縮短互連長度的作用，因而也降低了互連伴隨的寄生性。

電路密度的提高意味著提高功率密度。采用3D技術制造元器件可提高功率密度，但必須考慮熱處理問題。一般需要在兩個層次進行熱處理，第一是系統設計，即將熱能均勻的分布在3D元器件表面;第二是采用諸如金剛石低熱阻基板，或采用強制冷風、冷卻液來降低3D元器件的溫度。為了持續提高電路密度、性能和降低成本，芯片尺寸不斷縮小，意味著設計復雜度的提高。然而，3D技術目前只完成了少量復雜的系統及元器件，因此還要改進設計以解決系統復雜度不斷增加的問題。

任何一種新技術的出現，其使用都存在著預期高成本的問題，3D技術也不例外。影響疊層成本的因素有：疊層高度及復雜性;每層的加工步驟數目;疊層前在每塊芯片上采用的測試方法;硅片后處理等等。

3D封裝改善了芯片的許多性能，如尺寸、重量、速度、產量及耗能。當前，3D封裝的發展有質量、電特性、機械性能、熱特性、封裝成本、生產時間等的限制，并且在許多情況下，這些因素是相互關聯的。3D封裝開發如何完成、什么時候完成？大多數IC專家認為可能會經歷以下幾個階段。具有TSV和導電漿料的快閃存儲器晶圓疊層很可能會發展，隨后會有表面凸點間距小至5μm的IC表面-表面鍵合出現。最后，硅上系統將會發展到存儲器、圖形和其它IC將與微處理器芯片相鍵合。