邊沿D 觸發(fā)器:
　　電平觸發(fā)的主從觸發(fā)器工作時(shí)，必須在正跳沿前加入輸入信號(hào)。如果在CP 高電平期間輸入端出現(xiàn)干擾信號(hào)，那么就有可能使觸發(fā)器的狀態(tài)出錯(cuò)。而邊沿觸發(fā)器允許在CP 觸發(fā)沿來(lái)到前一瞬間加入輸入信號(hào)。這樣，輸入端受干擾的時(shí)間大大縮短，受干擾的可能性就降低了。邊沿D觸發(fā)器也稱為維持-阻塞邊沿D觸發(fā)器。
　　電路結(jié)構(gòu): 該觸發(fā)器由6個(gè)與非門組成，其中G1和G2構(gòu)成基本RS觸發(fā)器。

　　工作原理:
　　SD 和RD 接至基本RS 觸發(fā)器的輸入端，它們分別是預(yù)置和清零端，低電平有效。當(dāng)SD=0且RD=1時(shí),不論輸入端D為何種狀態(tài)，都會(huì)使Q=1，Q非=0，即觸發(fā)器置1；當(dāng)SD=1且RD=0時(shí)，觸發(fā)器的狀態(tài)為0,SD和RD通常又稱為直接置1和置0端。我們?cè)O(shè)它們均已加入了高電平，不影響電路的工作。工作過(guò)程如下：
　　1.CP=0時(shí)，與非門G3和G4封鎖，其輸出Q3=Q4=1，觸發(fā)器的狀態(tài)不變。同時(shí)，由于Q3至Q5和Q4至Q6的反饋信號(hào)將這兩個(gè)門打開(kāi)，因此可接收輸入信號(hào)D，Q5=D非，Q6=Q5非=D。
　　2.當(dāng)CP由0變1時(shí)觸發(fā)器翻轉(zhuǎn)。這時(shí)G3和G4打開(kāi)，它們的輸入Q3和Q4的狀態(tài)由G5和G6的輸出狀態(tài)決定。Q3=Q5非=D，Q4=Q6非=D非。由基本RS觸發(fā)器的邏輯功能可知，Q=Q3=D。
　　3.觸發(fā)器翻轉(zhuǎn)后，在CP=1時(shí)輸入信號(hào)被封鎖。這是因?yàn)镚3和G4打開(kāi)后，它們的輸出Q3和Q4的狀態(tài)是互補(bǔ)的,即必定有一個(gè)是0，若Q3為0，則經(jīng)G3輸出至G5輸入的反饋線將G5封鎖，即封鎖了D通往基本RS 觸發(fā)器的路徑；該反饋線起到了使觸發(fā)器維持在0狀態(tài)和阻止觸發(fā)器變?yōu)?狀態(tài)的作用,故該反饋線稱為置0維持線,置1阻塞線。Q4為0時(shí)，將G3和G6封鎖，D端通往基本RS觸發(fā)器的路徑也被封鎖。Q4輸出端至G6反饋線起到使觸發(fā)器維持在1狀態(tài)的作用，稱作置1維持線；Q4輸出至G3輸入的反饋線起到阻止觸發(fā)器置0的作用,稱為置0阻塞線。因此，該觸發(fā)器常稱為維持-阻塞觸發(fā)器。總之，該觸發(fā)器是在CP正跳沿前接受輸入信號(hào)，正跳沿時(shí)觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖,三步都是在正跳沿后完成，所以有邊沿觸發(fā)器之稱。與主從觸發(fā)器相比,同工藝的邊沿觸發(fā)器有更強(qiáng)的抗干擾能力和更高的工作速度。功能描述
　　1.特征表
　　
　　2.特征方程 Qn+1=D
　　3.時(shí)序圖

　　
　　脈沖特性:
　　1.建立時(shí)間:由圖7.8.4維持阻塞觸發(fā)器的電路可見(jiàn),由于CP信號(hào)是加到門G3和G4上的,因而在CP上升沿到達(dá)之前門G5和G6輸出端的狀態(tài)必須穩(wěn)定地建立起來(lái)。輸入信號(hào)到達(dá)D端以后，要經(jīng)過(guò)一級(jí)門電路的傳輸延遲時(shí)間G5的輸出狀態(tài)才能建立起來(lái),而G6的輸出狀態(tài)需要經(jīng)過(guò)兩級(jí)門電路的傳輸延遲時(shí)間才能建立,因此D端的輸入信號(hào)必須先于CP的上升沿到達(dá)，而且建立時(shí)間應(yīng)滿足： tset≥2tpd。
　　2.保持時(shí)間：由圖7.8.1可知，為實(shí)現(xiàn)邊沿觸發(fā),應(yīng)保證CP=1期間門G5的輸出狀態(tài)不變,不受D端狀態(tài)變化的影響。為此，在D=0的情況下，當(dāng)CP上升沿到達(dá)以后還要等門G3輸出的低電平返回到門G5的輸入端以后,D端的低電平才允許改變。因此輸入低電平信號(hào)的保持時(shí)間為tHL≥tpd。在 D=1的情況下，由于CP上升沿到達(dá)后G4的輸出將G3封鎖，所以不要求輸入信號(hào)繼續(xù)保持不變,故輸入高電平信號(hào)的保持時(shí)間tHH=0。
　　3.傳輸延遲時(shí)間：由圖7.8.3不難推算出，從CP上升沿到達(dá)時(shí)開(kāi)始計(jì)算,輸出由高電平變?yōu)榈碗娖降膫鬏斞舆t時(shí)間tPHL和由低電平變?yōu)楦唠娖降膫鬏斞舆t時(shí)間tPLH分別是:tPHL=3tpd tPLH=2tpd
　　4.最高時(shí)鐘頻率：為保證由門G1～G4組成的同步RS觸發(fā)器能可靠地翻轉(zhuǎn)，CP高電平的持續(xù)時(shí)間應(yīng)大于 tPHL,所以時(shí)鐘信號(hào)高電平的寬度tWH應(yīng)大于tPHL。而為了在下一個(gè)CP上升沿到達(dá)之前確保門G5和G6新的輸出電平得以穩(wěn)定地建立，CP低電平的持續(xù)時(shí)間不應(yīng)小于門G4的傳輸延遲時(shí)間和tset之和，即時(shí)鐘信號(hào)低電平的寬度tWL≥tset+tpd，因此得到:
　　最后說(shuō)明一點(diǎn)，在實(shí)際集成觸發(fā)器中，每個(gè)門傳輸時(shí)間是不同的，并且作了不同形式的簡(jiǎn)化，因此上面討論的結(jié)果只是一些定性的物理概念。其真實(shí)參數(shù)由實(shí)驗(yàn)測(cè)定。
　　z 在考慮建立保持時(shí)間時(shí)，應(yīng)該考慮時(shí)鐘樹(shù)向后偏斜的情況，在考慮建立時(shí)間時(shí)應(yīng)該考慮時(shí)鐘樹(shù)向前偏斜的情況。在進(jìn)行后仿真時(shí)，最大延遲用來(lái)檢查建立時(shí)間，最小延時(shí)用來(lái)檢查保持時(shí)間。
　　z 建立時(shí)間的約束和時(shí)鐘周期有關(guān)，當(dāng)系統(tǒng)在高頻時(shí)鐘下無(wú)法工作時(shí)，降低時(shí)鐘頻率就可以使系統(tǒng)完成工作。保持時(shí)間是一個(gè)和時(shí)鐘周期無(wú)關(guān)的參數(shù)，如果設(shè)計(jì)不合理，使得布局布線工具無(wú)法布出高質(zhì)量的時(shí)鐘樹(shù)，那么無(wú)論如何調(diào)整時(shí)鐘頻率也無(wú)法達(dá)到要求，只有對(duì)所設(shè)計(jì)系統(tǒng)作較大改動(dòng)才有可能正常工作，導(dǎo)致設(shè)計(jì)效率大大降低。因此合理的設(shè)計(jì)系統(tǒng)的時(shí)序是提高設(shè)計(jì)質(zhì)量的關(guān)鍵。在可編程器件中，時(shí)鐘樹(shù)的偏斜幾乎可以不考慮，因此保持時(shí)間通常都是滿足的。
　　使用VHDL語(yǔ)言設(shè)計(jì)D觸發(fā)器
　　LIBRARY ieee;
　　USE ieee.std_logic_1164.all;
　　ENTITY dflipflop IS
　　PORT (D,C : IN STD_LOGIC;
　　Q : OUT STD_LOGIC);
　　END dflipflop;
　　ARCHITECTURE Behavior OF dflipflop IS
　　BEGIN
　　PROCESS( C )
　　BEGIN
　　IF C'EVENT AND C='1' THEN
　　Q<=D;
　　END IF;
　　END PROCESS;
　　END Behavior;
　　使用Verilog HDL語(yǔ)言實(shí)現(xiàn)D觸發(fā)器（帶R、S端）
　　//門級(jí)
　　module cfq(s,r,d,clk,q,qbar);
　　input s,r,d,clk;
　　output q,qbar;
　　wire na1,na2,na3,na4;
　　nand
　　nand1(na1,s,na4,na2),
　　nand2(na2,r,na1,clk),
　　nand3(na3,na2,clk,na4),
　　nand4(na4,na3,r,d),
　　nand5(q,s,na2,qbar),
　　nand6(qbar,q,r,na3);
　　endmodule
　　或
　　//行為級(jí)
　　module dff_rs_async(clk,r,s,d,q);
　　input clk,r,s,d;
　　output q;
　　reg q;
　　always@(posedge clk or posedge r or posedge s)
　　begin
　　if(r) q<=1'b0;
　　else if(s) q<=1'b1;
　　else q<=d;
　　end
　　endmodule
　　d觸發(fā)器芯片有:
　　74HC74 74LS90 雙D觸發(fā)器74LS74
　　74LS364八D觸發(fā)器（三態(tài)）
　　7474、74 H74、74F74、74ALS74、74L74、74LS74A、74S74、74HC73、74C74雙D型正沿觸發(fā)器（帶預(yù)置和清除端）
　　74174、74LS174、74F174、74ALS174、74S174、74HC174、74C174　六D型觸發(fā)器（帶清除端）
　　74175、74LS175、74F175、74ALS175、74S175、74HC175、74C175 四D型觸發(fā)器（帶清除端）
　　74273、74LS273、74S273、74F273、74ALS273、74HC273 八D型觸發(fā)器（帶清除端）
　　74LS364　八D觸發(fā)器（三態(tài)）
　　74LS377、74F377、74S3777　八D 觸發(fā)器
　　74LS378、74F378、74S378、74HC378　六D 觸發(fā)器
　　74LS379、74F379、74S379、74HC379八D 觸發(fā)器

邊沿D 觸發(fā)器:

負(fù)跳沿觸發(fā)的主從觸發(fā)器工作時(shí)，必須在正跳沿前加入輸入信號(hào)。如果在CP 高電平期間輸入端出現(xiàn)干擾信號(hào)，那么就有可能使觸發(fā)器的狀態(tài)出錯(cuò)。而邊沿觸發(fā)器允許在CP 觸發(fā)沿來(lái)到前一瞬間加入輸入信號(hào)。這樣，輸入端受干擾的時(shí)間大大縮短，受干擾的可能性就降低了。邊沿D觸發(fā)器也稱為維持-阻塞邊沿D觸發(fā)器。

電路結(jié)構(gòu): 該觸發(fā)器由6個(gè)與非門組成，其中G1和G2構(gòu)成基本RS觸發(fā)器。