基于AES算法研究與設計
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標簽：AES(33108)
由于對廣泛使用的AES算法的性能要求越來越高，基于軟件的密碼算法已經越來越難以滿足高吞吐量密碼破解的需求，因此越來越多的算法利用現場可編程邏輯門陣列（ FPGA）平臺進行加速。針對AES算法在FPCA硬件上存在的開發復雜度高且開發周期長等問題，采用高層次綜合（ HLS）設計方法，使用高級程序語言描述并設計AES硬件加速算法。首先利用循環展開等提高運算并行度；其次使用資源平衡技術進行優化，充分利用片上存儲和電路資源；最后添加全流水結構，提高整體設計的時鐘頻率和吞吐量，同時也詳細對比分析基準設計、利用結構展開、資源均衡以及流水線優化方法的設計。經過實驗表明，在Xilinx xc72020clg484 FPCA芯片上，最終AES算法的時鐘頻率最高達到127. 06 MHz，而吞吐量達到了16. 26 Cb/s，較之基準的AES設計，性能提升了三個數量級。
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