DRAM作為PC必備器件之一，大家自然對DRAM較為熟悉。但是，大家知道DRAM存儲具有哪些分類嗎？大家了解DRAM控制器是如何設計出來的嗎？如果你對DRAM以及本文即將要闡述的內容具有興趣，不妨繼續往下閱讀哦。

　　一、DRAM存儲分類

　　DRAM是Dynamic random access memory 的縮寫，稱為動態隨機存取存儲器。主要運用在對功耗要求不太高、系統緩存要求容量比較大速度要求比較快的系統。

　　廣泛應用于各種電子系統，如PC、通信、DVB、DVD、LCD TV、監控等。

　　DRAM的分類：

　　DRAM，Dynamic random access memory，是很快要淘汰的產品。

　　SDRAM ，SynchronousDRAM（單數據傳輸模式），主要應用于PC外的產品上

　　DDR SDRAM，DoubleDataRate（雙數據傳輸模式），主要應用在PC上

　　RDRAM，Rambus DRAM，主要應用在PC上 ，比DDR 用得少。

　　二、基于VHDL設計DRAM控制器

　　80C186XL16位嵌入式微處理器是Intel公司在嵌入式微處理器市場的上導產品之一。為了方便地使用DRAM，降低系統成本，本文提出一種新穎的解決方案：利用80C186XL的時序特征，采用CPLD技術，并使用VHDL語言設計實現DRAM控制器。

　　（一）80C186XL RCU單元的資源

　　80C186XL的BIU單元提供20位地址總線，RCU單元也為刷新周期提供20位地址總線。80C186XL能夠產生刷新功能，并將刷新狀態編碼到控制信號中。

　　嵌入式系統中DRAM控制器的CPLD解決方案

　　圖1是RCU單元的方框圖。它由1個9位遞減定時計數器、1個9位地址計數器、3個控制寄存器和接口邏輯組成。當RCU使能時，遞減定時計數器每一個CLKOUT周期減少1次，定時計數器的值減為1時，則產生刷新總線請求，遞減定時計數器重載，操作繼續。刷新總線周期具有高優先級，旦80C186XL總線有空，就執行刷新操作。

　　設計者可將刷新總線周期看成是“偽讀”周期。刷新周期像普通讀周期一樣出現在80C186XL總線上，只是沒有數據傳輸。從引腳BHE/RFSH和A0的狀態可以判別刷新周期，如表1所列。刷新總線周期的時序要求如圖2所示。

　　（二）80C186XL DRAM控制器的設計與運行

　　DRAM存在著大量、復雜的時序要求，其中訪問時間的選擇、等待狀態以及刷新方法是至關重要的。DRAM控制器必須正確響應80C186XL的所有總線周期，必須能將DRAM的部周期和其它訪問周期分辨出來，其訪問速度必須足夠快，以避免不必要的等待周期。

　　在設計時，我們采用XC95C36-15 CPLD［2］以及4Mbits的V53C8258［3］DRAM作范例。15ns的CPLD，速度相對較高，價格比較便宜。用它設計成的DRAM控制器允許80C186XL的工作速度高達20MHz，并且XC95C36有異步時鐘選擇項。這種特性對本設計有很大的好處。

　　圖3是80C186XL DRAM控制器和存儲器的功能框圖。

　　DRAM控制器由80C186XL狀態信號S2、S1和S0的解碼來檢測總線的開始、類型和結束。這些狀態線是在CLKOUT的上升沿開始有效，在CLKOUT的下降沿失效的。DRAM控制器發出的RAS和CAS信號應該在CLKOUT的下降沿同時有效，行列地址應該在CLKOUT上升沿附近提供。

　　DRAM控制器應該在CLKOUT的兩個沿都應能正常操作。通過啟用XC95C36的異步時鐘選擇項，每個XC95C36宏單元可以從可編程與陣列獲得時鐘。DRAM控制器使用80C186XL的CLKOUT信號作時鐘輸入。

　　DRAM控制器主要由兩個相互聯的狀態機構成。這兩個狀態機，使得DRAM的控制與80C186XL是否進行等待狀態無關。狀態機A和地址多路控制信號（MUX）在CLKOUT的上升沿鎖存。狀態機B和RAS及CAS的邏輯在CLKOUT的下降沿鎖存。