前言

DDR是當(dāng)前最常用的存儲(chǔ)器設(shè)計(jì)技術(shù)之一，其高速、低功耗的特性滿足了眾多消費(fèi)者的需求。隨著傳輸速度的加快，DDR的設(shè)計(jì)和驗(yàn)證難度呈指數(shù)上升。對(duì)于硬件設(shè)計(jì)人員來(lái)講，DDR的高速率非常容易引起一系列信號(hào)完整性問(wèn)題，引發(fā)包括時(shí)序沖突、協(xié)議背離、時(shí)鐘抖動(dòng)以及由其他總線引發(fā)的錯(cuò)誤等其它問(wèn)題。

下一代DDR解決方案必須支持高可靠的信號(hào)完整性和電源完整性、更低損耗、更低噪聲、更低能耗。如何應(yīng)對(duì)新的DDR5引入的一系列挑戰(zhàn)?如何實(shí)現(xiàn)DDR系統(tǒng)高速互連仿真?有沒(méi)有一種可靠的方法，降低驗(yàn)證成本，在投板前提前規(guī)避風(fēng)險(xiǎn)，從而加快產(chǎn)品上市的進(jìn)程?

DDR市場(chǎng)概況

存儲(chǔ)器件在計(jì)算機(jī)、服務(wù)器、汽車與消費(fèi)電子產(chǎn)品上可謂無(wú)所不在。其中 DDR SDRAM(雙數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)是最常用的存儲(chǔ)器技術(shù)。DRAM 按照產(chǎn)品分類主要分為DDR、LPDDR(低功耗)和GDDR。其中，DDR使用最廣，主要應(yīng)用于服務(wù)器和PC端;LPDDR主要應(yīng)用于手機(jī)端;GDDR的主要應(yīng)用領(lǐng)域?yàn)閳D像處理領(lǐng)域。

數(shù)據(jù)時(shí)代、云計(jì)算市場(chǎng)的快速發(fā)展，帶動(dòng)服務(wù)器與存儲(chǔ)市場(chǎng)的加速崛起。預(yù)計(jì)2022年全球DRAM市場(chǎng)的總收入可達(dá)到915.4億美元。隨著產(chǎn)品標(biāo)準(zhǔn)的更新，從DDR1到DDR5，能耗越來(lái)越低，傳輸速度越來(lái)越快、存儲(chǔ)容量也越來(lái)越大。2021年，基于DDR5的模組已在服務(wù)器、PC 等下游應(yīng)用中投入使用。

DDR互連仿真的挑戰(zhàn)

1.集成異構(gòu)封裝的電磁場(chǎng)求解難度加大

高速計(jì)算的需求推動(dòng)先進(jìn)的封裝和集成技術(shù)來(lái)實(shí)現(xiàn)更高的存儲(chǔ)密度，從而減少計(jì)算與存儲(chǔ)之間的延遲以滿足高性能計(jì)算需求。異構(gòu)集成的引入對(duì)設(shè)計(jì)人員提出了更高的技術(shù)挑戰(zhàn)，封裝結(jié)構(gòu)從常規(guī)的FilpChip、Wirebond升級(jí)到3DIC，此時(shí)的3D場(chǎng)分布復(fù)雜化，大量高速內(nèi)存互連線需要強(qiáng)大的三維全波電磁仿真引擎進(jìn)行快速分析。傳統(tǒng)RC提取工具已無(wú)法滿足精度要求，主流電磁仿真引擎工具又無(wú)法解決芯片納米級(jí)到封裝厘米級(jí)的跨尺度仿真問(wèn)題，同時(shí)異構(gòu)集成帶來(lái)的超大規(guī)模仿真問(wèn)題也更加明顯。

2.并行接口引入復(fù)雜的串?dāng)_風(fēng)險(xiǎn)

DDR是典型的源同步時(shí)鐘，其信號(hào)引腳主要有差分時(shí)鐘、時(shí)鐘使能、片選、地址、數(shù)據(jù)、數(shù)據(jù)選通等。多組數(shù)據(jù)、地址等信號(hào)在封裝、過(guò)孔位置互相耦合，相互之間的串?dāng)_信號(hào)綜合疊加在每一根信號(hào)線上。從傳輸路徑來(lái)分析，當(dāng)頻率增大后，傳輸線和過(guò)孔的寄生效應(yīng)變得異常復(fù)雜，寄生電感值、電容值必須要依賴3D建模來(lái)求解。DDR信號(hào)數(shù)量多，且走線密集，隨著信號(hào)速率的增加，傳輸線之間的串?dāng)_也會(huì)隨之增加。DDR顆粒的引腳布局特點(diǎn)常常使得多個(gè)信號(hào)臨近只有一個(gè)GND引腳，這些信號(hào)共用同一個(gè)返回路徑，進(jìn)一步增加了相互串?dāng)_的風(fēng)險(xiǎn)。由于數(shù)據(jù)信號(hào)碼型和傳輸相位的不停變化，DDR上的串?dāng)_信號(hào)隨時(shí)都在發(fā)生變化，如果依賴測(cè)量?jī)H可以得到某一特定時(shí)刻的波形數(shù)據(jù)，這難以評(píng)估最惡劣情況的信號(hào)波形。

3.抖動(dòng)、碼間干擾(ISI)導(dǎo)致時(shí)序裕量降低

抖動(dòng)可以分為隨機(jī)抖動(dòng)(Rj)和確定性抖動(dòng)(Dj)，隨機(jī)抖動(dòng)的來(lái)源主要是熱噪聲、電噪聲等，與器件半導(dǎo)體特性和供電噪聲都有關(guān)聯(lián);確定性抖動(dòng)的來(lái)源包含開(kāi)關(guān)電源噪聲、串?dāng)_、反射、電磁干擾等，與電路設(shè)計(jì)有關(guān)，傳輸線路的阻抗不連續(xù)、過(guò)孔殘樁引入的反射、開(kāi)關(guān)電源耦合在信號(hào)上的干擾都是確定性抖動(dòng)過(guò)大的因素。隨著數(shù)據(jù)速率的提高，數(shù)據(jù)位寬已經(jīng)小于300ps，抖動(dòng)(Jitter)的大小相對(duì)于單位位寬變得無(wú)法忽視。如何通過(guò)仿真優(yōu)化，提前識(shí)別芯片和通道引起的抖動(dòng)噪聲，成為未來(lái)DDR設(shè)計(jì)的難題。

為了滿足更高容量、更多功能特性，控制器通常會(huì)集成復(fù)雜的功能模塊，這直接導(dǎo)致DDR布線復(fù)雜化，鏈路長(zhǎng)度達(dá)到5inch，甚至更長(zhǎng)。隨著頻率增高，傳輸線的損耗隨之增大，信號(hào)的衰減和碼間干擾影響變得更加嚴(yán)重，導(dǎo)致BGA管腳位置的眼圖基本閉合，無(wú)法依賴測(cè)量獲取眼高和眼寬數(shù)據(jù)。DDR5標(biāo)準(zhǔn)引入了可調(diào)節(jié)的增益和數(shù)字反饋均衡來(lái)抑制碼間干擾對(duì)相鄰Bit位的影響。與SerDes的DFE不同，DDR數(shù)據(jù)信號(hào)通過(guò)時(shí)鐘信號(hào)采樣，這就需要改進(jìn)新的仿真技術(shù)去適配。如何確定最優(yōu)的均衡、加重參數(shù)?如何衡量閉合眼圖的DDR數(shù)據(jù)信號(hào)可靠性?成為DDR設(shè)計(jì)即將面臨的新問(wèn)題。

4.電源噪聲惡化DRAM傳輸可靠性

DDR5 傳輸速率達(dá)到6.4Gbps，工作電壓從1.2V降低到1.1V。低壓大電流應(yīng)用下，芯片的電源紋波很難通過(guò)經(jīng)驗(yàn)數(shù)據(jù)來(lái)做控制。封裝結(jié)構(gòu)復(fù)雜化，硅基材料的DC壓降增大，供電網(wǎng)絡(luò)(PDN)的電阻特性都直接影響電源的濾波性能。DDR 在運(yùn)行狀態(tài)下，快速地切換電流將會(huì)使電源層和接地層上與頻率相關(guān)的電抗阻抗發(fā)生相互作用，引起高頻的電源噪聲，影響控制器的驅(qū)動(dòng)電流，引起幅度和時(shí)間抖動(dòng)，導(dǎo)致信號(hào)眼圖趨于閉合。采用最低代價(jià)的電源濾波網(wǎng)絡(luò)設(shè)計(jì)方案來(lái)抑制電源噪聲，成為DDR可靠運(yùn)行的關(guān)鍵。

綜上所述，在DDR互連設(shè)計(jì)中我們將面臨“集成異構(gòu)封裝的電磁場(chǎng)求解難度加大;并行接口引入嚴(yán)重的串?dāng)_風(fēng)險(xiǎn);抖動(dòng)、碼間干擾(ISI)導(dǎo)致時(shí)序裕量降低;電源噪聲惡化DRAM傳輸可靠性”等諸多挑戰(zhàn)。接下來(lái)，我們將為您介紹芯和DDR互連仿真解決方案是如何應(yīng)對(duì)上述難題的。

芯和DDR互連仿真解決方案

在DDR設(shè)計(jì)流程中，設(shè)計(jì)者通過(guò)前仿真、后仿真、仿真確認(rèn)與測(cè)試驗(yàn)證四個(gè)階段，保證DDR設(shè)計(jì)的可靠性。

1)在前仿真階段，主要確定DDR的預(yù)布線方案，通常需要確定DDR的顆粒選型和鏈路拓?fù)浣Y(jié)構(gòu)，制定PCB設(shè)計(jì)規(guī)則。芯和的ViaExpert工具可以便捷的實(shí)現(xiàn)BGA管腳、連接器、耦合電容等區(qū)域的過(guò)孔優(yōu)化。通過(guò)芯和的ChannelExpert工具將DDR的控制器、顆粒IBIS模型與預(yù)估的鏈路無(wú)源模型級(jí)聯(lián)到一起，進(jìn)行DDR信號(hào)波形的前仿真評(píng)估。

2)在后仿真階段，主要確認(rèn)版圖Layout設(shè)計(jì)的合理性。將PCB的版圖文件導(dǎo)入到芯和的HermesPSI工具，創(chuàng)建3D模型，提取版圖的頻域S參數(shù)，分析鏈路的插損、串?dāng)_、阻抗一致性等問(wèn)題。

3)在仿真確認(rèn)階段，將這些S參數(shù)與DDR控制器和顆粒的IBIS模型組合在一起，采用統(tǒng)計(jì)、瞬態(tài)等方法分析DDR的時(shí)序裕量、眼圖等，確定DDR設(shè)計(jì)是否滿足芯片的要求。

4)在測(cè)試驗(yàn)證階段，為了保證后續(xù)量產(chǎn)的可靠性，不僅需要測(cè)試DDR的功能特性，對(duì)無(wú)源通道的插損、回?fù)p、阻抗的測(cè)試驗(yàn)證也必不可少。設(shè)計(jì)者可以結(jié)合SnpExpert工具分析DDR協(xié)議的一致程度，也可以通過(guò)時(shí)域仿真確定控制器和顆粒最佳的均衡(EQ)參數(shù)配置。

圖1：DDR的SI和PI綜合解決方案

1. 如何快速提取DDR通道參數(shù)

在DDR相關(guān)的封裝和PCB設(shè)計(jì)階段，設(shè)計(jì)者需要抽取版圖的參數(shù)確認(rèn)設(shè)計(jì)的合理性。復(fù)雜的版圖結(jié)構(gòu)，經(jīng)常會(huì)引起阻抗一致性、串?dāng)_隔離度增大等問(wèn)題。現(xiàn)代高頻設(shè)計(jì)越來(lái)越受空間限制，封裝變得越來(lái)越復(fù)雜。電路板為了實(shí)現(xiàn)低成本，通常選擇便宜的板材，較低的層數(shù)，導(dǎo)致DDR通道余量降低。這些，都需要精確分析IC、封裝、電路板互連之間的寄生相互作用。

如何通過(guò)芯和仿真工具快速提取DDR通道參數(shù)?芯和半導(dǎo)體針對(duì)控制器封裝和印制板兩種場(chǎng)景，提供了三維電磁提取頻域參數(shù)的仿真工具。

Metis 是一款應(yīng)用于先進(jìn)封裝聯(lián)合仿真的EDA平臺(tái)，它提供了便捷的芯片設(shè)計(jì)工具與封裝設(shè)計(jì)工具集成工程，通過(guò)簡(jiǎn)單的模型配置，結(jié)合針對(duì)特性模型優(yōu)化算法來(lái)快速精準(zhǔn)地完成仿真求解;Metis內(nèi)嵌的三維全波高精度電磁仿真可以完全滿足異構(gòu)集成中高速應(yīng)用精度要求，并可以跨尺度仿真。

圖2：HBM 2.5D封裝參數(shù)提取仿真案例

板級(jí)DDR的數(shù)據(jù)、地址信號(hào)接口數(shù)量龐大，采用常規(guī)的有限元分析，通常效率低下。此時(shí)，可以采用Hermes PSI集成的信號(hào)拓?fù)涮崛『涂焖侔鎴D參數(shù)提取功能，提取版圖的S參數(shù)，分析插損、回?fù)p、阻抗的波形，并實(shí)現(xiàn)與DDR協(xié)議標(biāo)準(zhǔn)的比對(duì);進(jìn)一步檢查PCB無(wú)源通路設(shè)計(jì)的合理性，優(yōu)化版圖布線，確定延遲和拓?fù)浣Y(jié)構(gòu)。Hermes PSI簡(jiǎn)化了PCB和封裝版圖導(dǎo)入的流程，通過(guò)簡(jiǎn)單設(shè)置需要提取的DDR通道網(wǎng)絡(luò)名，用戶就可以快速抽取多根DDR信號(hào)線的頻域參數(shù)。相比有限元分析工具，Hermes PSI提取效率更高，對(duì)于一個(gè)8bit的DDR總線，可以將仿真時(shí)間從半天減少為1個(gè)多小時(shí)。

圖3：DDR板級(jí)參數(shù)提取仿真案例

2. 如何精準(zhǔn)實(shí)現(xiàn)DDR時(shí)域分析

DDR4總線設(shè)計(jì)需要充分考慮從發(fā)送端、過(guò)孔、連接器以及傳輸線到接收端整個(gè)完整的通信鏈路，不僅僅是鏈路的頻域特性，也需要結(jié)合芯片和顆粒的IBIS模型、AMI模型、傳輸線模型和S參數(shù)等進(jìn)行精確的時(shí)域仿真分析，從而判斷時(shí)序裕量和信號(hào)延遲等問(wèn)題。傳統(tǒng)的SPICE時(shí)域仿真方法，通常需要配置多端口的碼型、時(shí)序等，在多端口情況下的S參數(shù)和傳輸線級(jí)聯(lián)的精度，信號(hào)間的相位影響很難控制。傳統(tǒng)的DDR時(shí)域仿真，需要將多片顆粒的多根信號(hào)線，一根根的連接到一起創(chuàng)建原理圖拓?fù)浣Y(jié)構(gòu)，做進(jìn)一步的時(shí)域仿真。復(fù)雜的數(shù)據(jù)、地址網(wǎng)絡(luò)結(jié)構(gòu)，很容易導(dǎo)致設(shè)計(jì)錯(cuò)亂，也不便于后續(xù)的模型檢查。

如何通過(guò)芯和仿真工具實(shí)現(xiàn)DDR4的時(shí)域仿真分析，以及惡劣應(yīng)用情況時(shí)的誤碼率下的眼圖分析?ChannelExpert實(shí)現(xiàn)了多種方式的DDR仿真流程，簡(jiǎn)化DDR的仿真操作。

如下是基于DDR BUS總線的時(shí)序仿真分析流程，該流程簡(jiǎn)化了DDR多端口的網(wǎng)絡(luò)鏈接，通過(guò)簡(jiǎn)潔總線形式，引導(dǎo)工程師完成DDR總線拓?fù)浯罱ê头抡妗?/p>

圖4：基于DDR BUS的時(shí)域仿真方案

同時(shí)，設(shè)計(jì)者也可以通過(guò)內(nèi)置的位寬為8bit的組件模塊完成對(duì)DDR數(shù)據(jù)通道的快速評(píng)估，這里以一組8 bit DDR總線仿真作為PDA模擬的例子做介紹。

圖5：基于8-BIT BUS的時(shí)域仿真方案

DDR仿真中，比較多的應(yīng)用場(chǎng)合，設(shè)計(jì)者會(huì)把版圖和時(shí)域波形仿真分析放在一起來(lái)仿真。

對(duì)于DDR2、DDR3速率通常在幾百兆Hz，重點(diǎn)關(guān)注鏈路的拓?fù)浣Y(jié)構(gòu)，傳輸線和過(guò)孔采用等效模型來(lái)建模的方式可以縮短仿真時(shí)間，提升仿真效率。此時(shí)可通過(guò)Hermes PSI的拓?fù)鋮?shù)抽取功能，獲取鏈路的拓?fù)?a target="_blank">信息和RLGC寄生參數(shù)。與ChannelExpert工具協(xié)同快速完成版圖和時(shí)域仿真分析。

對(duì)于DDR4以上的應(yīng)用場(chǎng)合，通常應(yīng)用速率會(huì)達(dá)到2GHz以上。傳輸線的參考面，相鄰走線串?dāng)_，孔的延遲等特性需要精確分析，此時(shí)可以通過(guò)Hermes PSI 頻域參數(shù)抽取功能，實(shí)現(xiàn)無(wú)源通路的S參數(shù)提取，并與ChannelExpert工具協(xié)同快速完成版圖和時(shí)域仿真分析。

圖6：PCB版圖協(xié)同仿真分析

3.基于PDA算法的快速惡劣場(chǎng)景評(píng)估

在越來(lái)越多的場(chǎng)合中，設(shè)計(jì)者需要用到眼圖輪廓來(lái)進(jìn)行信號(hào)質(zhì)量好壞的判決。除了SerDes需要做眼圖分析之外，高速的DDR、HBM等并行總線也需要采用內(nèi)眼圖輪廓線的描述方法來(lái)衡量信號(hào)的時(shí)序裕量和電平門限。DDR時(shí)域波形仿真通常需要用到瞬態(tài)、統(tǒng)計(jì)等分析方法。DDR互連總線上，芯片Buffer呈現(xiàn)高度非線性，數(shù)萬(wàn)個(gè)晶體管同時(shí)開(kāi)關(guān)，嚴(yán)重影響驅(qū)動(dòng)器的時(shí)序。根據(jù)DDR4的低誤碼率要求，以及DDR5上增加了均衡器(FFE、DFE)的要求，需要同時(shí)對(duì)幾十根數(shù)據(jù)、時(shí)鐘、地址多路信道同時(shí)分析眼圖的影響。采用常規(guī)的分析方法是很難實(shí)現(xiàn)的。

芯和在DDR仿真中引入了PDA(峰值失真分析)算法。根據(jù)通道的階躍響應(yīng)，來(lái)計(jì)算worst case下的碼型，快速獲取最差的內(nèi)眼輪廓線。相比瞬態(tài)和統(tǒng)計(jì)兩種方法，PDA算法可以明顯減少仿真運(yùn)算量。

圖7：基于PDA的DDR總線仿真方法

4.結(jié)合電源噪聲的DDR總線的SSN仿真

芯和提供了一款面向電子產(chǎn)品進(jìn)行電源完整性分析、信號(hào)與電源協(xié)同分析、電熱協(xié)同分析的工具Hermes PSI。用戶在這款工具中可以導(dǎo)入板級(jí)和封裝設(shè)計(jì)文件，實(shí)現(xiàn)Die到電源模塊端到端的電源完整性頻域AC阻抗分析、DC壓降分析、時(shí)域紋波噪聲分析。通過(guò)Hermes PSI提取出DDR供電網(wǎng)絡(luò)的PDN參數(shù)，封裝PDN參數(shù)等，設(shè)計(jì)者結(jié)合DDR翻轉(zhuǎn)工作狀態(tài)下的電流曲線模型加載到DDR時(shí)域仿真拓?fù)渖先ァＭㄟ^(guò)時(shí)域仿真分析，得到最惡劣情況下的眼圖裕量。下面的眼圖數(shù)據(jù)，就是合入了電源噪聲的仿真眼圖，可以明顯看到抖動(dòng)增大。

圖8：芯和DDR總線SSN仿真解決方案

總結(jié)

本文介紹了DDR總線互連仿真面臨的多重挑戰(zhàn)，包括集成異構(gòu)封裝的電磁場(chǎng)求解難度加大;并行接口引入嚴(yán)重的串?dāng)_風(fēng)險(xiǎn);抖動(dòng)、碼間干擾(ISI)導(dǎo)致時(shí)序裕量降低;電源噪聲惡化DRAM傳輸可靠性。芯和半導(dǎo)體的DDR互連仿真解決方案可以很好的應(yīng)對(duì)這些設(shè)計(jì)中面臨的挑戰(zhàn)：通過(guò)版圖參數(shù)提取快速獲取DDR通道頻域參數(shù)，分析損耗、阻抗、串?dāng)_等問(wèn)題;結(jié)合瞬態(tài)、統(tǒng)計(jì)、PDA算法提前預(yù)判worst case的碼型和內(nèi)眼圖，評(píng)估系統(tǒng)設(shè)計(jì)風(fēng)險(xiǎn);通過(guò)協(xié)同電源和信號(hào)的SSN仿真功能，降低電源噪聲引入的信號(hào)劣化風(fēng)險(xiǎn)。幫助設(shè)計(jì)者降低了設(shè)計(jì)冗余，規(guī)避潛在的風(fēng)險(xiǎn)，縮短了產(chǎn)品開(kāi)發(fā)周期。

審核編輯：湯梓紅

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