當今電子產(chǎn)品一個很重要的區(qū)分元素是其所用的存儲器。服務器、計算機、智能手機、游戲機、GPS 以及幾乎所有類似產(chǎn)品使用的都是現(xiàn)代處理器和 FPGA。這些設備需要高速、高帶寬、雙倍數(shù)據(jù)速率 (DDR) 存儲器才能運行。每一代 DDR SDRAM（雙倍數(shù)據(jù)速率同步動態(tài)隨機存取存儲器）都會帶來新的優(yōu)勢，例如 速度和容量的提升以及功耗的下降。

但問題是，在 PCB 設計中采用 DDR 絕非易事。從設計裕量的減小到信號完整性問題，挑戰(zhàn)無處不在。本文將討論影響信號完整性的因素、DDR 存儲器件存在的信號完整性挑戰(zhàn)，以及為確保信號完整性可采取的做法。

抖動、噪聲和其他信號完整性問題

首先，我們需要了解在使用 DDR 存儲器時 PCB 中所發(fā)生的操作過程。DDR 接口上的時鐘從存儲控制器傳輸?shù)?DDR 芯片。發(fā)送和接收信號，從而產(chǎn)生噪聲。

噪聲可視為任何增加到理想信號的有害能量。導致噪聲的原因可能包括附近的信號、設計不當?shù)耐ǖ馈?失配的阻抗，或其他因素。當存在噪聲時，它會顯示為與實際信號波形的偏差。如果不存在任何噪聲， 則實際信號與理想信號波形相同。

與理想信號的任何偏差都會影響信號完整性。時序偏差（抖動）和振幅／電壓偏差（噪聲）也會影響系統(tǒng)性能。非理想的信號完整性可能導致 DDR 系統(tǒng)使用錯誤的信息，從而大幅增加系統(tǒng)的誤碼率。最終系統(tǒng)將無法正常工作。

下面我們來看一個示例。如果設計人員或工程師準備將一個發(fā)射器連接到某個一定距離外的未端接接收器，結果將與圖 1 顯示的波形類似。在這里，我們可以看到振鈴和過沖兩種違規(guī)。該波形顯示，1.2V 信號上存在超過 1.75V 的過沖，這可能導致零件過早失效。它還產(chǎn)生了 0.86V 的振鈴，根據(jù)具體設置，這可能導致 DDR4 出現(xiàn)邏輯故障。如果 PCB 內(nèi)置有這一拓撲，數(shù)據(jù)流中就會發(fā)生錯誤，進而可能損壞接收器。

理論上，可通過縮短該術語的長度來解決振鈴和過沖違規(guī)，但在現(xiàn)實中這種做法往往不切實際。更切實際的解決方案是使用終端匹配器（圖 2）。終端匹配器可降低噪聲，以優(yōu)化波形外觀。但應該使用什么類型的終端匹配器呢？值為多少？會造成怎樣的代價？即便對端接器的值進行很小的更改，也會給電路性能造成實質性的差別，因此務必正確地執(zhí)行該操作。唯一的探查方法是通過仿真，尤其是通過使用端接向導（例如 HyperLynx? 內(nèi)置的端接向導）。

圖 1 和圖 2：有信號質量問題的拓撲（左），以及增加終端匹配器且信號清晰的同一拓撲（右）。

DDRX 中的時序問題

隨著更寬的并行總線（例如 DDR3/4）逐漸進入 GHz 領域并成為 PCB 設計中的通用組件，正確地解決信號完整性問題比以往任何時候更加重要。

例如，DDR3 SDRAM 相比 DDR2 有很大的改進，其比特率涵蓋了 800 Mb/s 到 1600 Mb/s 甚至更寬的范圍。此外，DDR3 的比特預取架構還提高了帶寬，降低了工作電壓 (1.5V)，并且改變了驅動器阻抗和片內(nèi)終端匹配器 (ODT) 方案。DDR3 使用 “fly-by” 拓撲，這意味著地址／命令／控制和時鐘均采用菊花鏈方式從一個 DRAM 元器件連接到另一個。當與正確的 VTT 終端匹配器配合使用時，DDR3 將會受益于增大的帶寬和改進的信號完整性。與此同時，DDR3 也帶來了新的信號完整性設計挑戰(zhàn)，特別是與 ODT 方案、更高的比特率以及時序偏移相關的挑戰(zhàn)。

盡管負責執(zhí)行自動寫入／讀取均衡校準的控制器能夠優(yōu)化設計的時序裕度，但設計人員在將設計交付加工之前仍需確保其具有足夠的裕量。DDR3 接口中的時序裕度非常小，以至于“經(jīng)驗法則”無法奏效，而必須通過詳細的設計分析才能確保設計能夠高速工作。

要分析這些復雜的時序關系可能很困難。要識別并解決一般的 DDR 器件故障，或具體而言，解決復雜的時序關系，工程師需要進行根本原因分析，而這可能是一項艱難而且乏味的任務。

導致產(chǎn)品失效的設計問題可能出自多個源頭，并且往往會由于花費在查找和解決問題上的時間而造成項目排程和上市交付發(fā)生延誤。領先的仿真工具可通過分析低至可接受的誤碼率的信號，幫助工程師快速找出故障的根本原因并加以修正。

分析 SI DDR SDRAM系統(tǒng)

JEDEC 有一份要求清單，工程師要想設計成功的產(chǎn)品，必須滿足其中的要求。DDR SDRAM 必須滿足上述要求才能正常工作并防止出現(xiàn)信號完整性問題，這一點非常關鍵。但執(zhí)行所有必要的測量和計算可能是 一項極其艱巨的任務。

有時，可通過嚴格遵守控制器供應商提供的 Layout 準則一并避免這些測量。但如果由于不同的系統(tǒng)和項目約束導致無法滿足設計準則，這時應當如何？或者，如果您已接近滿足設計準則，但仍希望驗證是否足夠接近要求從而保證設備能夠按預期運行，這時又當如何？再者，如果您沒有足夠的時間確保符合所有準則，而只是希望在 Layout 之前進行一次快速檢查呢？

在上述情形下，最佳解決方案便是仿真，從而讓您能夠快速分析您的設計中是否存在任何信號完整性問題。利用 HyperLynx? DDR 向導，您可以在一次運行中對整個 DDR 通道進行仿真。從設備供應商收集到需要的模型后，只需十分鐘的仿真設置時間，因而完全有可能在不錯過截止期限的前提下使用仿真。

圖 3：使用 HyperLynx DDR 向導快速對整個 DDR 通道進行仿真，以確保產(chǎn)品性能。

設置過程非常輕松，向導會提示設置仿真所需的全部問題。用戶可回答相關的信息，包括選擇用于控制器和存儲器件的 IBIS 模型、讀／寫周期的驅動強度值、片內(nèi)終端匹配器 (ODT)，以及字節(jié)通道／Strobe／ 掩膜分配等。可以保存向導配置并重新調用以便將來使用，從而節(jié)省未來項目中的量產(chǎn)爬坡時間。仿真可在 Layout 之前或之后運行，從而幫助定義 Layout 要求以及在完成 Layout 之后對其進行驗證。

總結

DDR SDRAM 給電子產(chǎn)品帶來了新的強大功能。與其他高速設計技術一樣，DDR 存儲器也面臨諸多挑戰(zhàn)。信號完整性是一項很容易破壞的要素，需要小心維護以免發(fā)生代價不菲的產(chǎn)品故障。仿真是確保信號完整性的有效方法，利用它可以考慮阻抗變化和時序延遲等板級影響，從而提供存儲器接口的全面剖析。功能強大的仿真工具有助于確保您的設計符合 JEDEC 或自定義標準，并且您的最終產(chǎn)品能以正確的性能和速度運行。

HyperLynx DDR 向導可與包括 PADS? 和 Xpedition? 在內(nèi)的多種 PCB 設計流程配合使用。