Vivado中電路結構的網表描述
我們都知道FPGA的實現過程分為2步：分析綜合與布局布線后就可以產生目標文件，這兩個步驟中間有個非常重要的文件，那就是-網表。 下圖是Vivado中網表列表示例：
Vivado中網表列表示例 在vivado集成環境中，網表時對設計的描述，如網表由單元（cell）、引腳（pin）、端口（port）和網絡（Net）構成。下圖是一個電路的網表結構：
電路的網表結構
（1）單元是設計單元
1、設計模塊（Verilog HDL）/實體（VHDL）。
2、元件庫中的基本元素（Basic Elements ，BLEs）實例。如LUT、FF、DSP、RAM等。
3、硬件功能的類屬表示。
4、黑盒。
（2）引腳是單元上的連接點
（3）端口是設計的頂層端口
（4）網絡用于實現引腳之間，以及引腳到端口的連接。
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原文標題：【Vivado那些事】Vivado中電路結構的網表描述
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