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【引言】

本系列教程演示如何使用xilinx的HLS工具進行算法的硬件加速。分為三個部分，分別為HLS端IP設計，vivado硬件環(huán)境搭建，SDK端軟件控制。在HLS端，要將進行硬件加速的軟件算法轉換為RTL級電路，生成便于嵌入式使用的axi控制端口，進行數(shù)據(jù)的傳輸和模塊的控制。

【HLS介紹】

HLS可以將算法直接映射為RTL電路，實現(xiàn)了高層次綜合。vivado-HLS可以實現(xiàn)直接使用 C，C++ 以及 System C 語言對Xilinx的FPGA器件進行編程。用戶無需手動創(chuàng)建 RTL，通過高層次綜合生成HDL級的IP核，從而加速IP創(chuàng)建。 HLS的官方參考文檔主要為：ug871（ ug871-vivado-high-level-synthesis-tutorial.pdf ）和ug902（ug902-vivado-high-level-synthesis.pdf）。對于Vivado Hls來說，輸入包括Tesbench，C/C++源代碼和Directives，相應的輸出為IP Catalog，DSP和SysGen，特別的，一個工程只能有一個頂層函數(shù)用于綜和，這個頂層函數(shù)下面的子函數(shù)也是可以被綜合的，會生成相應的VHDL和Verilog代碼，所以，C綜合后的RTL代碼結構通常是跟原始C描述的結構是一致的，除非是子函數(shù)功能很簡單，所需要的邏輯量很小。并不是所有的C/C++都可以被綜合，動態(tài)內存分配和涉及到操作系統(tǒng)層面的操作不可以被綜合。 Vivado HLS 的設計流程如下：

在整個流程中，用戶先創(chuàng)建一個設計 C、C++ 或 SystemC 源代碼，以及一個C的測試平臺。通過 Vivado HLS Synthesis 運行設計，生成 RTL 設計，代碼可以是 Verilog，也可以是 VHDL。有了 RTL 后，隨即可以執(zhí)行設計的 Verilog 或 VHDL 仿真，或使用工具的C封裝器技術創(chuàng)建 SystemC 版本。然后可以進行System C架構級仿真，進一步根據(jù)之前創(chuàng)建的 C 測試平臺，驗證設計的架構行為和功能。設計固化后，就可以通過 Vivado 設計套件的物理實現(xiàn)流程來運行設計，將設計編程到器件上，在硬件中運行和/或使用 IP 封裝器將設計轉為可重用的 IP。

Step 1: 新建一個工程

1，Creat New Project新建文檔，輸入工程名稱和工程路徑。完成后點擊Next。

2，添加設計文件，并制定頂層函數(shù)。完成后點擊Next。

3，添加C語言仿真文件。完成后點擊Next。

4，：配置Solution Name，一般默認即可。配置Clock Period，單位是ns。配置Uncertainty，默認為空。選擇產品型號。完成后點擊Finish。

5，工程新建成功后進入的開發(fā)界面，HLS是典型的Eclipse界面，和SDK的界面十分相似。

導入的文件的代碼如下： 1，源文件。axi_interfaces.c

#include"axi_interfaces.h"void axi_interfaces (dout_t d_o[N], din_t d_i[N]) {inti,rem;// Store accumulated datastatic dacc_tacc[CHANNELS];axi_interfaces_label0:for (i=0;i

#ifndef AXI_INTERFACES_H_ #defineAXI_INTERFACES_H_ #include typedef int din_t; typedef int dout_t; typedefintdacc_t; #define CHANNELS 8 #define SAMPLES 4 #defineNCHANNELS*SAMPLES voidaxi_interfaces(dout_td_o[N],din_td_i[N]); #endif 3，測試文件。axi_interfaces_test.c

#include "axi_interfaces.h" int main () { // Create input data din_t d_i[N] = {10, 20, 30, 40, 50, 60, 70, 80, 11, 21, 31, 41, 51, 61, 71, 81, 12, 22, 32, 42, 52, 62, 72, 82, 13, 23, 33, 43, 53, 63, 73, 83}; dout_t d_o[N]; int i, retval=0; FILE*fp; // Call the function to operate on the data axi_interfaces(d_o,d_i); // Save the results to a file fp=fopen("result.dat","w"); fprintf(fp, "Din Dout "); for(i=0;i

Din Dout 10 10 20 20 30 30 40 40 50 50 60 60 70 70 80 80 11 21 21 41 31 61 41 81 51 101 61 121 71 141 81 161 12 33 22 63 32 93 42 123 52 153 62 183 72 213 82 243 13 46 23 86 33 126 43 166 53 206 63 246 73 286 83 326
Step 2: C源代碼驗證

本步驟是對功能代碼的邏輯驗證，相當于功能前仿。

1，測試程序的代碼入下圖。該程序先調用綜合的函數(shù)，得到計算結果，再和預先的數(shù)據(jù)集進行比較，最后返回計較的結果。計算結果和預先的數(shù)據(jù)集一致時，測試通過，不一致時，測試失敗。需要查看代碼，尋找錯誤。

2，點擊紅框中的按鈕，開始C源代碼驗證。

3，驗證的結果顯示在控制欄中。如圖顯示，測試通過。

4，在頭文件中，重定義了數(shù)據(jù)類型，參數(shù)，并進行了函數(shù)聲明。

Step 3: 高層次綜合

本步驟是把功能代碼的綜合成RTL邏輯。 1，點擊紅框中的按鈕，將C代碼綜合成RTL。綜合完成后，查看結果。

2，綜合完成后，查看綜合報告。包括時序，延時，資源占用，端口信息等。

3，端口分析。（1）控制端口用于控制和顯示該模塊的工作狀態(tài)。各個端口的功功能如下，默認情況下會生成下面四個控制端口。 lap_start（in）：為高時，該模塊開始處理數(shù)據(jù)。 lap_done（out）：為高時，表示模塊處理數(shù)據(jù)完成。 lap_idle（out）：表明模塊是否處于空閑態(tài)。高電平有效。為高時，該處于空閑態(tài)。 lap_ready（out）：為高時，表示模塊可以接受新的數(shù)據(jù)。（2）數(shù)據(jù)端口用于傳遞模塊的輸入輸出參數(shù)。參數(shù)d_o，d_i 為數(shù)組類型，故默認狀態(tài)下回生成內存接口。內存接口 (數(shù)組類型參數(shù))數(shù)據(jù)來自外部的memory，通過地址信號讀取相應的數(shù)據(jù)，輸入到該模塊中。輸入數(shù)組從外部內存中讀源數(shù)據(jù)，輸出數(shù)組從向外部內存寫入結果數(shù)據(jù)。各個端口的定義如下。 laddress：地址信號 lce0：片選信號 lwe0：寫使能信號 ld0 :數(shù)據(jù)信號 4，綜合結果分析。在分析界面，可以看到模塊的運行情況。包括數(shù)據(jù)依賴關系和各個周期執(zhí)行的操作，IO口的讀寫，內存端口的訪問等等。

Step4: 綜合優(yōu)化

在使用高層次綜合，創(chuàng)造高質量的RTL設計時，一個重要部分就是對C代碼進行優(yōu)化。 Vivado HLS擁有自動優(yōu)化的功能，試圖最小化loop（循環(huán)）和function（函數(shù)）的latency。除了自動優(yōu)化，我們可以手動進行程序優(yōu)化，即用在不同的solution中添加不同的directive（優(yōu)化指令）的方法，進行優(yōu)化和性能對比。其中，對同一個工程，可以建立多個不同的solution（解決方案），為不同的solution添加directive可以達到如下目的。優(yōu)化的類型可分為如下類別： l端口優(yōu)化。指定不同類型的模塊端口。 l函數(shù)優(yōu)化。加快函數(shù)的執(zhí)行速度，減小執(zhí)行周期。 l循壞優(yōu)化。利用展開和流水線形式，減小循環(huán)的執(zhí)行周期。
1，點擊下面紅框的圖標，新建solution。