參考：UG892 UG835

Vivado集成開發工具為設計者提供了非工程模式下的FPGA設計流程。在Vivado非工程模式下，FPGA開發人員可以更加靈活地對設計過程的每個階段進行控制，從而進一步提高FPGA的設計效率。

非工程模式下基本命令列表

典型TCL腳本

為了方便讀者從整體上了解在Vivado非工程模式下的基本命令的功能，下面將給出用于Vivado設計套件示例的非工程模式TCL腳本，該腳本可以說明使用設計檢查點、用于保存設計流程中各個階段的數據庫狀態和手工生成各種報告的方法。 通過下面的命令運行該Tcl腳本文件: vivado -mode tcl –source create_bft_batch.tcl

Vivado集成開發環境分析

3.1 啟 動 Vivado集 成 開 發 環 境 當工作在非工程模式時，對于存儲器中活動的設計來說，使用下面的命令打開/關閉Vivado集成開發環境。

(l)start_gui，打開Vivado集成開發環境，用于存儲器中活動的設計。

(2)stop_gui，關閉Vivado集成開發環境，并且返回“Vivado Design Suite Tcl shell”界面。 在設計過程的每個階段，設計者均可以打開Vivado集成開發環境，對存儲器中保存的當前設計進行分析和操作。

在非工程模式下，在Vivado集成開發環境中，一些工程的特性是不可用的，如Flow Navigator、Project Summary，以及源文件的訪問、管理和運行。

然而，通過Vivado集成開發環境的Tools菜單，可以使用分析及修改約束等很多特性。 需要知道的是，在Vivado集成開發環境中，對存儲器中的設計所做的任何變化都會自動應用到下游工具中，這里沒有保存的功能。如果設計者想要將約束的變化用于后續的運行，則在Vivado集成幵發的環境的主菜單下，執行菜單命令【File】—【Export】—【Export Constraints】，寫到一個新的包含所有XDC文件的文件中。

3.2 打開設計檢查點的方法 通過Vivado集成設計環境，設計者可以在保存的設計點上對設計進行分析。

通過使用Tcl命令（synth_design、opt_design、power_opt_design、place_design、phys_opt_design和route_deSign)，設計者可以在非工程模式下運行一個設計，并且可以在任何階段保存一個設計。這樣，就可以在Vivado集成設計環境中讀取設計。

設計者可以從一個布線后的設計開始，分析時序，僅通過布局來解決時序問題。然后保存剛才的工作，甚至設計中還沒有進行的布線操作。Vivado集成設計環境顯示打開設計點的名字。 設計者可以打開、分析和保存設計檢查點，也可以將變化保存到新的設計點。

(1)在Vivado集成開發環境下，執行菜單命令【File】->【Save Checkpoint】，保存對當前設計檢查點的修改。

(2)在Vivado集成開發環境下，執行菜單命令【File】—【Write Checkpoint】，將設計檢查點的當前狀態保存到一個新的設計檢查點中。

關于具體的每個命令的使用下一節將細致分析。

編輯：jq