近日，《烏合麒麟撤回道歉，稱3D堆疊就是芯片優化技術》事件在網上引起爭論，今天ASPENCORE記者歐陽洋蔥同學進一步對“ 14nm + 14nm 達成‘比肩’7nm 性能的問題”展開了專業的分析。

原文如下：

說點題外話，大家就當看個熱鬧吧，既然說舊工藝的“疊加”，那咱就聊聊疊加嘛。

首先還是強調一點，現在所謂的幾 nm 工藝，這個幾 nm 的數字并不是指晶體管的 gate length（或溝道長度）——很多人對此是存在誤解的。比如臺積電的 7nm 工藝，晶體管并不存在任何一個物理參數是 7nm。7nm 只是一個代號，你也可以叫它 α nm。14nm、7nm 這樣的稱謂是歷史原因造成的，對此有興趣的可以看我的文章：為什么說Intel 10nm工藝比別家7nm先進？（上）

有關 14nm + 14nm 達成“比肩”7nm 性能的問題，稍帶腦洞地說兩點，也算是無聊閑扯吧。

第一是光刻技術的“疊加”。把光刻比做是一把雕刻刀，用現在的“光刻刀”，只下刀一次的話，其實是無法“雕刻”出你期望的晶體管大小的（包括 EUV），而需要下好幾次刀。雖然這個“疊加”和某媒體所說的 14nm + 14nm 并不是同一回事，但反正 14nm 也不是真的 14nm（前面說了，這個數字沒意義），所以開個腦洞也沒什么。

比如說三星的 8nm（8LPP）工藝，這種工藝下金屬堆棧部分的最小金屬間距是 44nm。我們知道 8nm 工藝，在光刻這道工序上還沒有應用 EUV 極紫外光，仍然是 DUV 深紫外光，ArF（argon fluoride）光源本身的波長是 193nm。

這把“光刻刀”不夠銳啊，咋辦呢？要克服衍射效應，“雕刻”更小的圖案，業界其實是引入了多種技術的，包括“疊加”的雙重曝光、四重曝光（quad patterning）之類的；也就是既然一次刻不出那么高的精度，那就多刻幾次（當然還需要配合周邊的很多技術）。

三星應用的是一種叫 LELE 的技術，也是 DUV 多重曝光的一種技術方向。其過程是這樣的（以下資料來自 Wikichip，圖片也來自 Wikichip，我只是搬運工；我之前被 Wikichip 警告過一次，所以這里大家多點鏈接去看看原文吧。。。）：

首先呢就是像上圖這樣，要有襯底、圖案層（device layer）、硬掩膜（hardmask）。假定我們的目標是 64nm 的金屬互聯間距，那么 LELE 的步驟大致是下面這張圖這樣的：

這個步驟的大致過程就是光刻膠（photoresist）在 mask 覆蓋下曝光，形成需要的圖案。

第一步，上方有個掩膜圖案，在光源照射下，能做出 128nm 的間距（左上圖：Litho 1）。第二步，將圖案通過第一次蝕刻轉到硬掩膜之上——殘留的硬掩膜會作為后續步驟的掩膜存在。

第三步，用另一組掩膜圖案和光刻膠，重復該過程，仍采用相同的 128nm 圖案間距進行光刻。最后，再用硬掩膜和光刻膠作為蝕刻掩膜，二次蝕刻后就在下面的圖案層形成了所需的圖案。

由于兩次 litho-etch（光刻-蝕刻）操作，就形成了 64nm 的互聯間距。

不需要去深入研究這個過程，反正知道是通過了兩次差不多的操作才達成了 64nm 間距的。其實三星在 8nm 節點上用了 LELELELE，也就是四次上述的 LE 操作。說人話就是要刻最多 4 次，才能刻出所需的精度。

當然了，這個過程難度頗大，需要克服的工程難點也很多；而且步驟越多，成本也會越高；所以才需要用更銳的“光刻刀”嘛，比如 EUV 就比 DUV 更“銳”，也就不需要刻這么多次。但像 LELE 這樣的操作，是不是可簡單認為是某種舊工藝方案的“疊加”呢？（衰。。。說得過去吧。。。

第二點是針對這個話題，現在數碼圈討論比較多的 die 的 3D 堆疊。其實當時某媒體（微博）原文說法是“雙芯疊加”，“特定的芯片設計方法”。人家也沒說是垂直堆疊嘛（雖然感覺“疊”好像直覺上勢必得垂直方向了；不管了），

更沒說雙芯必須同等 die size 或同等微架構的比較。而且原文提到了“將疊加性能提升至比肩 7nm 芯片的程度，并且功耗發熱也很不錯”。性能、功耗、成本分開來談，還是很好的說法。

14nm 芯片只要堆料充分，性能超越 7nm 芯片不成問題啊。比如 Rocket Lake 的 8 核 Intel 酷睿處理器（i9-11900K）性能，肯定比高通驍龍 865 性能強吧。前者是 Intel 14nm，后者是臺積電 7nm。這倆就不是一個平臺、一個定位，連 14nm 和 7nm 這倆名字對比的維度都不同（或者也可以比 7nm 的 Ryzen 5 5600U。。。）。

何況現在很多超算芯片也沒用尖端工藝，難道性能還比不上 5nm 手機 SoC 了？這真的在于你堆了多少料，雖然達成同等性能，越早的工藝要付出的成本和功耗會顯著增加。（當然工藝代差不能太大，否則會涉及到一些更現實的工程問題）

這種對比只在于性能堆料，純比性能（Performance），根本就沒意義；又沒比效率、功耗（Power）和成本（Area）。原文只說“功耗發熱也很不錯”。。?！安诲e”多含糊。。。是不是。。。

至于 3D 垂直堆疊，不管是 Intel Fevoros，還是臺積電 CoWoS，芯片 die 堆起來應該可以吧。不過應該不是 compute die 直接疊，而且我估計如果兩層 14nm 要達成同代設計 7nm 芯片的性能，可能散熱會成問題。所以還是不要垂直堆起來吧，就 die size 做大點，或者多 die 以 side-by-side 的方式封裝就好了。。。

前一陣 AMD 推的 3D V-cache，前不久才寫了篇文章，這篇文章也總結了臺積電目前的 3DFabric 封裝工藝：把CPU三級緩存堆到192MB，AMD與臺積電的合謀以上算純開玩笑。。。

畢竟原文的說法就相當模糊，我們模糊點理解，也沒什么問題吧。。。況且海思是做 IC 設計的，就算要做垂直堆疊，也必須與 foundry 廠合作才行，不是自己在家就搞一搞，然后就強于世界的。總體上就是扯。。。

補充：聲明一下，可能很多人沒搞清楚我想表達的東西，我的這篇回答只是個用于課外閱讀的科普；本回答提到了如果要說“疊加”的話，在制造和封裝層面，哪里可以體現出“疊加”這個詞。

我并不贊同“雙芯疊加”就能讓 14nm“比肩”7nm，主要是效率方面。但用 14nm 造性能高于 7nm 工藝的芯片真的不是什么難事，只是功耗發熱不對等罷了。而且本回答的第一部分提到光刻的多重曝光，DUV “光刻刀”并不是 14nm 的專屬，EUV 也不是 7nm 的專屬。DUV 一樣可以造 7nm/10nm。。。

擴展：

有關于舊工藝需要多大面積來實現新工藝的同等設計。這一點有興趣的同學可以去看看 Intel 今年桌面酷睿處理器的 Cypress Cove 核心。

Cypress Cove 就是個 14nm 工藝的核心，不過其設計是來自于 10nm 的 Sunny Cove（陽光海灣）?；蛘哒f Cypress Cove 實際上是 Sunny Cove 向前移植（backport）的核心。當代不同制造工藝的移植，所需做的工作其實會比較繁瑣，包括因為更大的晶體管和間距，布線之類的都可能在性能上表現出差別。

其實那些關心舊工藝做個 2x 面積的 die，能不能達成新工藝 1x 的 die 的，可以去研究下 Cypress Cove 和 Sunny Cove 的面積差異。我沒仔細去查過，但估計應該可以查到（雖然可能某些報告估計要收費）。。。。。。

貌似 Arm 平臺也有類似的例子吧。。。。。。

網友評論：終于有人聊些干貨了！

@HelltoHell：終于有干貨了，原文的說法很雞賊，很廢話，主要也是以誤導人為目的的。但人那種說法還真……沒什么錯誤……

@jusdejude ：這篇回答解釋的清楚！看完總算對這事兒有點概念了。這么說來，華為微博原文沒毛病啊，人轉發就更沒毛病了啊，那這些數碼專家揪著人家畫手咬文嚼字到底是他們自己也沒搞懂呢，還是借題發揮輸出怨氣呢？

還一堆在那洗比喻貼切的，兩杯50度水加一起不等于100度，這類比哪里貼切了？不應該是，兩杯燙水加一起實現了另一杯燙水同樣的暖身體的功效嘛？

@Lee昂昨天：終于有人聊些干貨了，謝謝你

@負離子3 ：因為7nm線路已經足夠接近理論上限，本身就需要額外的設計來保障正常工作，使用更大面積的14nm線路來頂一樣性能的邏輯門數量，其實也沒有需要簡單計算的四倍面積之多，兩倍都差不多性能了。

二來你以為這是堆料，沒堆，兩邊計算單元數量差不多。我們老說新CPU比舊CPU更強，是指在同樣的指甲蓋上填了更多的電路。這邊的事不一樣，這邊是用兩個指甲蓋放原來一個指甲蓋的東西。

三來就是功耗問題，的確理論上會略大，但也就是略大而已，還是因為7nm這東西太接近理論上限了，額外的東西太多?，F在的情況是工藝不成熟，設計不合理等原因才是大頭，不是原理。

四是理論上沒有亞空間突破的話，這個疊疊樂就是未來，你一層園林再精巧還是比不過高樓大廈。我們需要的是裝入更多計算單元，為了這個我們還發展了更強的電力生產更強的散熱工具，所有一切條件都是為了這個核心服務的。

編輯：jq