小芯片（Chiplet）已經(jīng)成為當(dāng)今大廠角逐的一大方向，對于小芯片來說，需要一種芯片到芯片的互連/接口技術(shù)，現(xiàn)在已有多種Die-to-Die接口可以滿足這類需求。其中，基于SerDes的或并行的Die-to-Die接口在數(shù)據(jù)速率、引腳數(shù)量和成本等方面都有其獨(dú)特的優(yōu)勢。但在設(shè)計(jì)用于諸如數(shù)據(jù)中心、人工智能 (AI) 訓(xùn)練或推理、服務(wù)器和網(wǎng)絡(luò)等高性能計(jì)算 (HPC) 應(yīng)用的高端Muiti-die SoC時(shí)，為了讓不同的供應(yīng)商開發(fā)的Multi-Die SoC實(shí)現(xiàn)互操作，業(yè)界正著力于建立Multi-Die的互連標(biāo)準(zhǔn)，以維護(hù)一個(gè)成功的生態(tài)系統(tǒng)。

OpenHBI憑借最高邊緣密度標(biāo)準(zhǔn)從眾多die-to-die標(biāo)準(zhǔn)中突出重圍，成為HPC等對小芯片間傳輸帶寬要求極高的系列應(yīng)用的最佳接口標(biāo)準(zhǔn)。

為何使用并行 Die-to-Die 接口？

現(xiàn)在多家芯片廠商利用小芯片模型將芯片集成到現(xiàn)有的高級封裝類型中，這些裸片可以是不同工藝節(jié)點(diǎn)的，裸片可以并排放置，并通過專用die-to-die接口相連接，這是一種普遍且成本較低的方法。如想獲得更高的密度，可以將這些組塊封裝在2.5D或3D設(shè)計(jì)中。

在此，我們先科普下常見的三種封裝形式，一個(gè)是2D封裝，把各個(gè)Chiplet組裝在有機(jī)基材和層壓板上；一個(gè)是2.5D封裝，它的中介層使用硅或再分配層 (RDL) 扇出，用于在SoC中傳遞Chiplet間的信號；還有一個(gè)是3D封裝，它使用混合粘合技術(shù)來垂直堆疊Chiplet。

▲圖1 封裝選項(xiàng)

其中2.5D封裝由于采用RRL扇出技術(shù)，能夠橋接2D技術(shù)的低成本和硅中介層的密度，又有許多代工廠以及傳統(tǒng)的OSAT提供商可提供此類服務(wù)，進(jìn)一步降低了成本，因此成為了一種有吸引力的選擇。

對于那些對封裝成本和復(fù)雜度不敏感的高性能計(jì)算 SoC，并行Die-to-Die接口已成為首選技術(shù)。這主要是因?yàn)椋⑿蠨ie-to-Die接口基本上都包含了大量的（上千個(gè)）IO 引腳，來驅(qū)動(dòng)跨Chiplet的單端信號。由于每個(gè)引腳的數(shù)據(jù)速率僅為幾個(gè)G字節(jié)/秒 (Gbps)（8至16 Gbps），且Chiplet之間的距離僅為幾毫米（3至5毫米），因此驅(qū)動(dòng)器和接收器都可以簡化，同時(shí)實(shí)現(xiàn)遠(yuǎn)低于1e-22至1e-24的系統(tǒng)誤碼率 (BER)。不需要額外的糾錯(cuò)機(jī)制，例如前向糾錯(cuò) (FEC) 和重試，系統(tǒng)BER就可以滿足要求，從而避免增加鏈路復(fù)雜性和延遲。

通過簡化IO、消除串并轉(zhuǎn)換 (SerDes) 步驟，并避免超高速信號傳輸，并行Die-to-Die接口能夠?qū)崿F(xiàn)極高的能效和較低的延遲，同時(shí)支持整個(gè)鏈路的極高吞吐量。因此，并行Die-to-Die接口對于不受封裝成本和裝配限制的高性能計(jì)算應(yīng)用SoC非常有吸引力。

Die-to-Die接口標(biāo)準(zhǔn)應(yīng)運(yùn)而生

現(xiàn)在的小芯片方案，各家都為并行Die-to-Die接口部署了許多專有架構(gòu)。為了建立一個(gè)穩(wěn)健的生態(tài)系統(tǒng)，讓不同的供應(yīng)商所開發(fā)的以及不同功能的Chiplet互聯(lián)操作，行業(yè)開始制定Die-to-Die接口標(biāo)準(zhǔn)，主要包括AIB、OpenHBI、BoW等，為先進(jìn)封裝中的并行Die-to-Die接口提供特性。表1顯示了不同標(biāo)準(zhǔn)的主要特性比較。

▲表1 先進(jìn)封裝的并行Die-to-Die接口標(biāo)準(zhǔn) （來源：OCP Tech Week全球技術(shù)峰會(huì)，2020年11月）

先進(jìn)封裝由于凸塊間距大，封裝路由密度高，在同等能效的情況下，對外形尺寸和邊緣效率的要求更高。在以上這些標(biāo)準(zhǔn)中，OpenHBI能提供最高邊緣密度的標(biāo)準(zhǔn)，非常適用于必須在兩個(gè)Chiplet之間傳輸極高帶寬的應(yīng)用。它可達(dá)到每引腳8Gbps的速度，在最大數(shù)據(jù)速率下可以達(dá)到3mm的最大互連長度并實(shí)現(xiàn)小于或等于0.5pJ/bit的功耗目標(biāo)。

什么是 OpenHBI？

OpenHBI利用JEDEC的HBM3電氣特性和IO類型來降低風(fēng)險(xiǎn)。它使用低電壓和未端接的單端 DDR 信號來傳輸Chiplet之間的數(shù)據(jù)。OpenHBI標(biāo)準(zhǔn)具有許多關(guān)鍵特征：

整合多個(gè)OpenHBI兼容的Die-to-Die接口，實(shí)現(xiàn)互操作性

利用JEDEC HBM3 IO類型和電氣特性

可與支持HBM存儲(chǔ)器和OpenHBI標(biāo)準(zhǔn)的雙模HBM主機(jī)控制器互操作

支持硅中介層和晶圓級集成扇出或同等技術(shù)

實(shí)現(xiàn)對稱Die-to-Die接口

實(shí)現(xiàn)目標(biāo)速度：每引腳 8Gbps，正邁向12-16Gbps

在最高數(shù)據(jù)傳輸速率時(shí)提供長達(dá)3mm的互連距離

實(shí)現(xiàn)小于等于0.5pJ/bit的功耗目標(biāo)

提供大于1.5T位/毫米（包括發(fā)射器和接收器）的線性（邊緣）帶寬密度

定義 PHY 和邏輯 PHY 抽象層，輕松適配上層

支持正常的和旋轉(zhuǎn)的Chiplet方向

可以調(diào)整帶寬和邊緣（DW 數(shù)量）以匹配各種用例

支持小芯片 (Chiplet) 配置和測試 (CCT) 接口

支持通道修復(fù)，提高制造良率

OpenHBI標(biāo)準(zhǔn)主要針對圖2所示的下層（PHY和邏輯PHY層），然后將適配器層用于與上層（協(xié)議層）進(jìn)行連接。因此，系統(tǒng)可實(shí)現(xiàn)不依賴于各個(gè)應(yīng)用所用的協(xié)議。

▲圖2 OpenHBI 接口邏輯劃分

PHY層主要執(zhí)行提供時(shí)鐘、變速器（數(shù)據(jù)速率轉(zhuǎn)換 N:1）、校準(zhǔn)和訓(xùn)練、通道修復(fù)以及數(shù)據(jù)傳輸和恢復(fù)的功能。如果需要，邏輯 PHY層將執(zhí)行以下功能：奇偶校驗(yàn)生成和校驗(yàn)、數(shù)據(jù)成幀和對齊、數(shù)據(jù)總線反向、位重新排序。

圖3展示了一種OpenHBI PHY實(shí)現(xiàn)方案，可以將不同的功能分割到不同的實(shí)現(xiàn)中。

▲圖3OpenHBI PHY IP模塊圖

PHY使用時(shí)鐘轉(zhuǎn)發(fā)技術(shù)，其中傳輸時(shí)鐘和數(shù)據(jù)也在Chiplet之間傳輸。接收端基于DLL的簡單數(shù)據(jù)恢復(fù)電路，可節(jié)省功耗和面積。

除了有效載荷數(shù)據(jù)路徑外，PHY還實(shí)現(xiàn)低速CCT，可供錨芯片和小芯片用于傳達(dá)配置和狀態(tài)參數(shù)以及控制DWORD初始化、校準(zhǔn)和測試過程。OpenHBI PHY實(shí)現(xiàn)I3C、JTAG和供應(yīng)商自定義信號。此外CCT將參考時(shí)鐘從錨芯片傳播到小芯片Chiplet，以便它們共享相同的時(shí)鐘參考。

OpenHBI PHY的其他主要功能包括：

帶有APB/TDR接口的配置端口，用于訪問內(nèi)部控制和狀態(tài)寄存器 (CSR)

可配置PHY，支持多種DWORD數(shù)量，以適應(yīng)具體用例

裸片測試（已知良好Chiplet）和封裝后測試的綜合可測試性，包括關(guān)鍵模塊 BIST、各種環(huán)回模式、模式生成和匹配能力，以及生成重建的眼圖，作為 pass/fail 測試。

新思科技IP助力小芯片的互聯(lián)

一些芯片設(shè)計(jì)公司可能擁有開發(fā)自己的小芯片和IP的資源，但即使是較大的公司也負(fù)擔(dān)不起內(nèi)部開發(fā)所有IP的費(fèi)用。他們可能希望采購第三方IP以節(jié)省時(shí)間和金錢。

在這樣的背景下，新思科技可提供一系列Die-to-Die IP，包括高帶寬互聯(lián) (HBI) 和基于SerDes的PHY和控制器。DesignWare HBI PHY IP支持多種標(biāo)準(zhǔn)，包括AIB、BoW和OpenHBI。該IP實(shí)現(xiàn)了一個(gè)寬并行和時(shí)鐘轉(zhuǎn)發(fā)的PHY接口，以先進(jìn)的2.5D封裝為目標(biāo)，以利用基于內(nèi)插器的技術(shù)中更精細(xì)的芯片到芯片連接。

▲圖4 使用新思科技HBI+PHY Die-to-Die鏈路的眼圖

無疑，小芯片的發(fā)展前景廣闊，尤其是摩爾定律走到極限的情況下，但是小芯片仍然面臨諸多難題，如設(shè)計(jì)和集成、生態(tài)系統(tǒng)復(fù)雜性、制造/測試和產(chǎn)量，資質(zhì)和可靠性、標(biāo)準(zhǔn)等，但業(yè)界正在圍繞著這些難題逐個(gè)攻克，相信，未來會(huì)有更多的應(yīng)用采用小芯片的方案。

關(guān)于芯和半導(dǎo)體

芯和半導(dǎo)體是國產(chǎn) EDA 行業(yè)的領(lǐng)軍企業(yè)，提供覆蓋 IC、封裝到系統(tǒng)的全產(chǎn)業(yè)鏈仿真 EDA 解決方案，致力于賦能和加速新一代高速高頻智能電子產(chǎn)品的設(shè)計(jì)。

芯和半導(dǎo)體自主知識(shí)產(chǎn)權(quán)的 EDA 產(chǎn)品和方案在半導(dǎo)體先進(jìn)工藝節(jié)點(diǎn)和先進(jìn)封裝上不斷得到驗(yàn)證，并在 5G、智能手機(jī)、物聯(lián)網(wǎng)、人工智能和數(shù)據(jù)中心等領(lǐng)域得到廣泛應(yīng)用，有效聯(lián)結(jié)了各大 IC 設(shè)計(jì)公司與制造公司。

芯和半導(dǎo)體同時(shí)在全球 5G 射頻前端供應(yīng)鏈中扮演重要角色，其通過自主創(chuàng)新的濾波器和系統(tǒng)級封裝設(shè)計(jì)平臺(tái)為手機(jī)和物聯(lián)網(wǎng)客戶提供射頻前端濾波器和模組，并被全球著名的半導(dǎo)體分析機(jī)構(gòu)Yole列入全球IPD濾波器設(shè)計(jì)的主要供應(yīng)商之一（Dedicated IPD Filter Design House）。

芯和半導(dǎo)體創(chuàng)建于 2010 年，前身為芯禾科技，運(yùn)營及研發(fā)總部位于上海張江，在蘇州、武漢設(shè)有研發(fā)分中心，在美國硅谷、北京、深圳、成都、西安設(shè)有銷售和技術(shù)支持部門。其中，濾波器業(yè)務(wù)擁有自有品牌 XFILTER，由旗下全資核心企業(yè)，上海芯波電子科技有限公司負(fù)責(zé)開發(fā)與運(yùn)營。

原文標(biāo)題：Chiplet互聯(lián)難？解決方案在這兒

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審核編輯：湯梓紅