前言

隨著集成電路尺寸的縮小，以及集成電路工作速率的不斷攀升，數(shù)據(jù)通信網(wǎng)絡(luò)、微處理器、存儲等產(chǎn)品的高速IO接口已經(jīng)達到幾十甚至上百GHz并對靜電防護（ESD）越來越嚴格。然而，較大的ESD防護網(wǎng)絡(luò)擁有高量級的電容，這對于接口帶寬非常不利。是否能通過一種有效的方案，在不減少ESD電容的情況下，有效提升高速接口的帶寬呢？

高速接口市場概況

隨著市場對5G、大型數(shù)據(jù)中心、人工智能領(lǐng)域需求的持續(xù)增長，要實現(xiàn)超量數(shù)據(jù)的傳輸，必然要用到高速接口，這帶動了高速接口需求的井噴。 另外，在Memory、MCU、GPU、FPGA等應用領(lǐng)域，傳統(tǒng)的高速接口還不能滿足現(xiàn)有的傳輸需求，其能耗、速率還有很大的提升空間，56G高速接口已開始投產(chǎn)，112G高速接口的研發(fā)設(shè)計也已啟動。 與此同時，F(xiàn)oundry的先進工藝節(jié)點不斷精進突破至7nm、5nm，為高速接口速率提升在物理層面提供了可行性。眾多設(shè)計公司投入到各種高速接口IP開發(fā)中，希望背靠先進工藝，能夠讓自家高速接口IP應用于集成電路大系統(tǒng)中。

高速接口帶寬提升的設(shè)計仿真挑戰(zhàn)

1.IO接口電容對帶寬的惡化

為優(yōu)化高速接口高頻段的信號損耗，設(shè)計者通常會采用高靈敏度接收器及均衡器。然而，這些增加的電路模塊不可避免地增大了系統(tǒng)功耗，因此我們希望能夠找到辦法盡可能減小這些IO接口的電容量。 接口電容主要是由ESD防護網(wǎng)絡(luò)貢獻，但是，較大的電壓防護裕度導致ESD電容不宜設(shè)計得太小。另外，金屬互聯(lián)線和有源器件寄生電容都對IO接口電容帶來不利影響，因此設(shè)計中的最大挑戰(zhàn)在于如何不斷減小這些接口電容，或者規(guī)避這些影響。

2.傳統(tǒng)寬帶提升方案的不足

傳統(tǒng)的帶寬提升方案是Inductive Peaking，即在負載端串接一個片上電感。受電感感抗隨頻率增加的影響，總的串聯(lián)阻抗（RD+jwL）也會隨頻率增加，這樣迫使大量電流流經(jīng)負載電容，實現(xiàn)增益寬帶一致性，從而提升工作帶寬。 不過這種方案在高頻時會有明顯的阻抗不連續(xù)和回波損耗較差的問題，間接的又拉低了整個3dB工作帶寬。目前Inductive Peaking方案最大能提升帶寬1.8倍，如果要保證良好帶內(nèi)平坦度，最大只能提升帶寬1.6倍，因此帶寬提升仍有不足。

3.T-coil帶寬提升方案設(shè)計難度

對于高速IO接口的帶寬提升方案，業(yè)界用的比較先進的方案是利用T-coil片上無源器件來實現(xiàn)。不過這種技術(shù)的原理及公式推導在2003年才公布于眾，很多設(shè)計人員還不是很了解。而且T-coil無源器件共有4個指標參數(shù)，在設(shè)計仿真時，很多設(shè)計人員無從下手，不清楚如何設(shè)計優(yōu)化這些關(guān)鍵參數(shù)。

芯和T-coil帶寬提升設(shè)計仿真解決方案 芯和半導體針對高速IO接口帶寬提升的問題，提供了對應的解決方案，即通過設(shè)計及仿真片上無源T-coil結(jié)構(gòu)，最大限度地對接口電路實現(xiàn)阻抗、提升3dB帶寬。 如圖1所示，T-coil是雙端口橋式-T網(wǎng)絡(luò)的一種特例。它由兩個互相耦合的電感（兩個電感常常對稱設(shè)計），和一個橋接電容（和電感進行并聯(lián)諧振，進一步提升帶寬）組成，實際設(shè)計中還要考慮兩個電感的耦合因子、線上插損等因素。 當某個負載加到T-coil電路時，從節(jié)點1或2處看到的阻抗比較特殊；同時這兩個節(jié)點到節(jié)點3（一般連接負載電容）的傳輸函數(shù)（Vout/Vin）特性也比較有研究價值。

圖1 T-coil拓撲圖

1.T-coil參數(shù)理論分析

芯和半導體已從設(shè)計理論層面對T-coil器件進行大量分析積累，T-coil的關(guān)鍵設(shè)計指標是自感L1、L2，耦合系數(shù)K，橋接電容Cb。因此首先要對這四個指標對應的等式方程有充分地理解，才能有的放矢地進行器件綜合優(yōu)化。 T-coil傳遞函數(shù)如圖2所示，是一個四階函數(shù)，包括2個零點和4個極點（從分子的二次方程和分母的四次方程可看出）。其中，M是L1和L2之間的互感。

圖2 T-coil帶寬提升系統(tǒng)的傳遞函數(shù)

假設(shè)L1=L2=L，并且選擇好L的值，使得傳遞函數(shù)中分母的兩個零點和分子中2個極點抵消掉。L值的選擇，就是要滿足下面兩個條件式子，如下：

通過兩個條件帶入四階傳遞函數(shù)，可以用兩個極點抵消2個零點，得到一個二階傳遞函數(shù)，其方程如下：

芯和半導體通過多次仿真驗證并得出結(jié)論：當使用阻尼系數(shù)ξ=0.866進行計算時，得到T-coil方案能提升2.72倍帶寬，而Inductive peaking方案僅提升1.6倍帶寬。很顯然，采用T-coil的優(yōu)勢巨大。

2.T-coil高效仿真建模

芯和半導體提供了基于神經(jīng)網(wǎng)絡(luò)算法的無源器件優(yōu)化平臺iModeler，它內(nèi)建了豐富的無源器件參數(shù)化模板，其中包含了T-coil版圖結(jié)構(gòu)。在iModeler軟件中調(diào)用T-coil模板后，設(shè)計者可以進行各種物理尺寸參數(shù)化掃描，然后利用4種參數(shù)的EM公式進行器件多指標優(yōu)化。 圖3是基于iModeler的T-coil優(yōu)化流程圖，設(shè)計者在選擇T-coil模板時，也可根據(jù)需要添加shielding、dummy等版圖結(jié)構(gòu)。

圖3 Xpeedic-iModeler的T-coil器件優(yōu)化流程

iModeler軟件集成于Cadence的Virtuoso環(huán)境中，設(shè)計人員能快速調(diào)用仿真建模流程。通過選擇期望的T-coil器件，掃描多個物理尺寸，設(shè)計師能得到多個拓撲結(jié)構(gòu)的S參數(shù)模型，如下圖4界面所示。

圖4 T-coil優(yōu)化掃描界面

3.T-coil仿真后處理

在進行T-coil仿真設(shè)計過程中，設(shè)計師需要利用電磁場公式對T-coil模型進行迭代分析，觀察仿真結(jié)果是否滿足指標要求。 芯和半導體提供了強大的S參數(shù)后處理軟件SnpExpert，它內(nèi)置了豐富的EM公式，通過這些T-coil公式可以快速分析仿真曲線是否符合要求。

圖5 內(nèi)置公式編輯

圖6 快速繪制結(jié)果曲線

4.橋接電容掃描

芯和半導體提供的iModeler軟件，在完成T-coil設(shè)計仿真建模后，能夠?qū)-coil模型同步到Cadence電路設(shè)計和仿真環(huán)境中。為了驗證T-coil方案的效果，我們分別搭建了理想和實際電路進行驗證。 理想電路：T-coil和橋接電容Cb都是按照理想元器件進行設(shè)置。 實際電路：T-coil是電磁場仿真生成的模型。由于T-coil模型中已經(jīng)存在線圈間耦合電容，所以橋接電容Cb要扣除這部分影響，否則結(jié)果有偏差。因此需要對Cb進行變量掃描，來找出最優(yōu)值。 圖7從左到右展示了三種驗證電路，分別為無T-coil原始電路、含理想T-coil電路、基于仿真模型T-coil電路進。

圖7 T-coil驗證

圖8是對實際電路中橋接電容Cb的掃描結(jié)果，分別為輸入端的S11（上圖）和負載電容處的3dB帶寬（下圖）。圖中可見，不同橋接電容對應的S參數(shù)曲線，需要根據(jù)插損和回損圖選擇最優(yōu)的結(jié)果。

圖8 掃描結(jié)果

總結(jié)

本文首先從高速接口切入，講述了負載電容對工作帶寬的負面影響，并探討了帶寬提升有哪些途徑，接著對T-coil的參數(shù)公式進行推導，從理論的角度提出了最優(yōu)的T-coil解決方案。最后使用芯片無源器件建模軟件iModeler進行方案的實例驗證。如果還想對接口電路性能做進一步優(yōu)化，設(shè)計者可以參考更為詳細的文檔，從電路層面進行調(diào)整，然后再用iModeler進行模型實現(xiàn)，并按照這種思路反復迭代直至滿足指標。

審核編輯 ：李倩