土耳其伊斯坦布爾 ElectraIC 總經理兼管理合伙人 Ates Berna 曾經在 LinkedIn 上發布了一份總結比較圖表，展示了 FPGA 和 ASIC 之間的差異。

雖然這不是一個詳細的圖表，但我認為它是一個很好的破冰船，當你需要一個相當復雜的高性能、非標準 IC 來解決設計挑戰時，它會導致關于你在 FPGA 和 ASIC 之間做出的選擇。

我經常收到 FPGA 與 ASIC 的問題，我認為討論 Berna 發布的圖表很有價值。因此，這里對圖表中的項目進行了更詳細的逐行討論：

這是我對這張圖表的逐行討論：

預付費：ASIC 的前期成本很高。首先，ASIC 開發工具的成本。您需要一個相當大的工具鏈來開發 ASIC，您必須租用或購買，并且您需要知道如何使用這些工具。如果您的設計團隊沒有這些知識，您需要將培訓團隊的成本包括在您的前期成本清單中。此外，您將產生相當大的 NRE（非經常性工程）費用，大約為數十萬或數百萬美元，您將支付給硅代工廠以構建您的 ASIC。NRE 費用用于支付掩模制造和檢查，在代工廠繁忙的制造計劃中預留一個位置來制造您的 ASIC、芯片測試和分揀、封裝和最終測試。相比之下，FPGA 是現成的部件，因此沒有代工 NRE 費用，FPGA 工具比 ASIC 設計工具便宜得多，大概低三個數量級。根據 FPGA 的不同，您甚至可以通過分銷方式購買零件并在第二天獲得。

單位成本：這就是 ASIC 大放異彩的地方。因為您通常設計 ASIC 以滿足您的確切設計要求，所以您只購買您真正想要的硅片。很少或沒有浪費。因此，假設您有預計的產品銷量來證明創建 ASIC 的合理性，那么 ASIC 的單位成本應該低于 FPGA。這是因為 FPGA 的芯片開銷很大。首先，您的設計可能無法 100% 使用任何給定的 FPGA。如果幸運的話，您可能會獲得 90% 的利用率。通常，您可能無法使用多達 10% 或更多的 FPGA 資源來滿足可布線性和時序目標，因為布線擁塞太大，并且如果您嘗試使用整個 FPGA，信號會變得太長和太慢。此外，FPGA 上的信號路由矩陣非常豐富，以確保您可以在 FPGA 上路由您的設計。

上市時間：到目前為止，FPGA 是上市時間的領先者。如果您已準備好制造 pcb，則可以在 FPGA 設計完成的同一天發貨。您需要做的就是將最終配置閃存到板上的 EEPROM 中，對其進行測試、封裝并發貨。相反，當您完成 ASIC 設計時，您會將設計運送到硅代工廠并舉行流片派對。然后，您等待幾個月，而代工廠會接受您的設計、檢查、制造芯片、測試芯片、封裝芯片，然后將封裝好的 ASIC 寄回給您。當您收到完成的 ASIC 盒時，您可以構建和測試您的電路板。同時，來自競爭對手的類似產品，但基于 FPGA，在您等待從代工廠取回 ASIC 的那幾個月里，將一直在您的市場上銷售。如果上市時間對您來說至關重要，那么 FPGA 可能是您的最佳選擇。

速度：假設您的設計人員知道他們在做什么，ASIC 從任何給定的 IC 工藝節點中提取最高性能。由于 FPGA 的大型（電容式）可編程路由矩陣，相對于 ASIC 的性能，任何給定的 IC 工藝節點的性能都會損失大約一個數量級。

能量消耗：這并不明顯，但 FPGA 在單位成本和速度方面的硅效率低下也增加了 FPGA 相對于 ASIC 的功耗。FPGA 上的所有這些額外的路由矩陣晶體管都會泄漏，從而導致更高的靜態功耗。由于有序 FPGA 中所需的曼哈頓布線，FPGA 中固有的較長布線會為每條布線增加電容，從而導致更高的動態功耗。但是，FPGA 供應商可以反擊其 FPGA 中的額外功耗。

例如，萊迪思半導體為其 Nexus FPGA 選擇了 28nm FDSOI 工藝技術，以降低靜態功耗。有很多這樣的設計技巧可以降低功耗，但是 FPGA 有大芯片，大芯片有很多電容，

現場更新：這是一個容易理解的。基于 SRAM 的 FPGA 很容易在現場重新編程。更改存儲在閃存中的配置并更新您的設計。在 FPGA 設計的早期，您必須從其 IC 插座中拔出舊配置的 EPROM 或 EEPROM，然后插入一個新配置來執行現場更新。如今，您很可能通過 USB 或 JTAG 端口進行可重編程設計。一些最終產品設計允許無線更新，盡管允許無線硬件更新存在許多安全問題。

相反，更新 ASIC 通常需要換板（在無線行業中稱為上門服務）。一些 ASIC 設計結合了來自 eFPGA 供應商（如 Achronix、Flex Logix、Menta 或 QuickLogic）的嵌入式 FPGA （eFPGA） 結構，以實現有限數量的現場更新而無需上門服務。如果您想采用這種方法，您甚至可以獲得名為 OpenFPGA 的開源 FPGA 結構生成器和工具集。但是，如果您在 ASIC 中嵌入 FPGA 架構，那么 ASIC 就變成了 FPGA，不是嗎？

密度：因為器件密度與單位成本密切相關，所以同樣適用 FPGA 與 ASIC 的論點，只是增加了一點。在任何給定的工藝技術中，由于 FPGA 的路由開銷和資源利用限制，您總是可以設計一個更大的設備，一個具有更多資源的 ASIC，如上所述。

設計流程：與 ASIC 不同，FPGA 的物理設計在您看到設備之前已經為您完成并由 FPGA 供應商驗證，盡管有勘誤表。您通常會使用一個供應商的工具鏈來設計 FPGA 配置，盡管一些富有的設計公司使用來自三大 EDA 供應商之一的 ASIC 級布局布線工具：Cadence、Siemens/Mentor 和 Synopsys。對于 ASIC 設計，您通常會采用混合搭配的方法，從三大 EDA 公司購買 EDA 工具，也許還從尚未被三大 EDA 公司之一吸收的新 EDA 初創公司購買一些額外的設計工具。

粒度：ASIC 的數字粒度是一個門，或者在某些情況下是一個晶體管。FPGA 必須具有更粗的粒度，大約為一個邏輯單元。否則，FPGA 的布線開銷將變得完全不切實際。ASIC 和 FPGA 之間的這種粒度差異導致 FPGA 更高的單位成本和相對缺乏密度。

需要門級驗證：FPGA 和 ASIC 一樣需要設計級驗證。但是，FPGA 在門級不是細粒度的，因此它們不需要門級驗證。您將每個門都放置在 ASIC 設計中，因此您需要驗證每個門。

技術升級路徑：理論上，在一個 FPGA 供應商的產品線中從一個 FPGA 系列升級到下一個系列會更容易。例如，通過三個 Xilinx 7 系列器件遷移設計相對容易：Artix、Kintex 和 Virtex。然而，遷移到其他供應商的 FPGA 也意味著遷移到其他 FPGA 供應商的設計工具，這并不是特別容易，盡管它并不像某些人可能認為的那么困難。工程師們已經設法掌握了不止一個 FPGA 供應商的工具鏈。他們只是在進行更改時抱怨很多。ASIC 沒有技術升級路徑。要升級 ASIC，您需要設計、驗證和制造新的 ASIC。

附加功能：在這里，我必須與上面的圖表不同。盡管 FPGA 供應商長期以來一直在尋找附加功能塊以添加到他們的 FPGA 中，但 FPGA 上可用的幾乎任何東西都可以作為 IP 設計或購買并放置在 ASIC 上。這可能并不容易，但通常是可能的。關于 ASIC IP 的聲明包括嵌入式 FPGA IP。也許該圖表旨在表明更容易利用 FPGA 供應商塞進其部件中的許多其他前沿特性。例如，FPGA 供應商在過去 20 年一直引領著高速 SerDes 設計。如果您想要一個快速的 SerDes，您可能會在 FPGA 供應商的最新設備上找到最快的，尤其是 Achronix、Intel 和 Xilinx。

當然還有很多其他的設計考慮沒有出現在上面的圖表中。例如，在 FPGA 和 ASIC 之間有一個中間步驟——結構化 ASIC——與 ASIC 相比，它以更低的 NRE 成本提供了 ASIC 的許多（但不是全部）優勢。十五年前，許多公司提供結構化 ASIC，并建議它們是下一代門陣列。由于許多商業原因，僅剩下一家商業結構化 ASIC 供應商——英特爾——它在 2018 年收購了最后一家結構化 ASIC 供應商 eASIC。

盡管觸發本文的圖表并不全面，但它確實為在 FPGA 和 ASIC 之間做出決定提供了一個很好的起點。到目前為止，這篇文章應該已經戳到了某人的痛處，所以請隨時發表評論，讓我們知道您的想法。