最近新做了一塊板子，用到Spartan 7芯片對前級視頻源疊加OSD菜單，前級會將HMDI轉成LVDS送給FPGA處理，在原理圖設計階段沒有仔細閱讀fpga手冊，導致LVDS BANK供電錯誤，應該接2.5V，實際接3.3V，且BANK供電沒有用磁珠隔開，整板3.3V鋪在一個平面，導致fpga lvds無法工作。搜集了相關資料，這里做下小結，避免后續再犯類似錯誤。

1、HR和HP banks基本介紹

Xilinx的7系列FPGA有兩種IO Bank：HP（High Performace）和HR（High Range）。HP（high-performance）I/O banks的設計目的是為了獲取更高的Memory及chip-to-chip間的傳輸速率；而HR（high-range）I/O banks的設計目的是為了更寬的I/O電平標準。兩種BANK的IO口電壓不同,其中HR I/O Banks的VCCO電壓最大為3.3V,HP I/O banks的VCCO電壓最大為1.8V。特別是初次使用7系列時，在硬件設計中特別要注意它們I/O口的最大工作電壓，一不注意就會把電壓搞錯，導致FPGA不能正常工作。

2、HR和HP banks的LVDS電平

當兩個banks的I/O口作為LVDS電平時，HR banks的I/O電壓VCCO只能為2.5V，HP banks的I/O口電壓為1.8V。兩個banks支持LVDS的標準不同，HR I/O banks的I/O只能分配LVDS_25標準，HP分配為LVDS標準。

LVDS_25的直流特性如下表所示。

LVDS的直流特性如下表所示。

對比上述兩表可知，雖然LVDS_25和LVDS的bank的工作電壓不同，但是LVDS電平的直流特性一樣。高速AD/DA的LVDS工作電壓一般為1.8V，在初次使用7系列時，一些硬件工程師可能擔心：HR bank的工作電壓為2.5V，那么HR bank的LVDS是否可以直接連接工作電壓為1.8V的AD/DA的LVDS接口，通過查看它們LVDS的直流特性，可知可以放心的直接連接。

3、HR banks電壓接錯LVDS還能使用嗎

正如上述所描述，初次使用7系列的硬件工程師，需要把1.8V工作電壓AD/DA的LVDS接口連接到FPGA時，設計人員把FPGA HR banks的I/O口電壓VCCO直接設計跟AD/DA I/O一樣的電壓為1.8V，由于沒有仔細查看FPGA的數據手冊，導致設計存在缺陷。當電路板加工、貼片回來才知道設計有問題時，心里肯定忐忑不安，這樣低級錯誤領導肯定得盤我了。此時，千萬別慌張，不要想著立馬重來一版，想著如何可以彌補，即使不能保證完全可用，也至少得驗證一些功能，讓此版電路板有所價值，不能做出一版廢的電路板，這是大部分硬件工程師的愿望。筆者遇到過此問題，驗證過即使HR I/O電壓設計為1.8V,同樣可以作為LVDS使用。也通過咨詢過Xilinx官方技術人員，I/O電壓主要影響LVDS的阻抗匹配。那么電壓不對就無法保證LVDS速率達到理論速率，具體能到多少速率那就看自己的“人品”了。

xilinx 7系列芯片不再支持LVDS33電平，在VCCO電壓為3.3V的情況下無法使用LVDS25接口。

有些設計者想通過在軟件中配置為LVDS25，實際供電3.3V來實現LVDS33也是無效的，原因是xilinx 7系列芯片在IO配置方面增加了過壓保護，因而無法通過欺騙綜合軟件的方式強行配置IO，具體參見

7-Series SelectIO Resources Guide（https://www.xilinx.com/support/documentation/user_guides/ug471_7Series_SelectIO.pdf）, page 100, Note 2 states:

"if the voltage exceeds 2.85V, the outputs will be in a high-Z state. The device should always be operated within the recommended operating range as specified in the 7 series FPGA data sheets."

雖然在VCCO為3.3V情況下無法輸出LVDS25，但可以作為輸入進行使用，具體參見AR#43989 https://www.xilinx.com/support/answers/43989.html

即使VCCO電平不是1.8V，在HP I / O bank中也可以使用LVDS輸入。LVDS輸出（因此雙向LVDS）只能用于1.8V供電的組。

同樣，即使VCCO電平不是2.5V，也可以在HR I / O bank中使用LVDS_25輸入。LVDS_25輸出（因此雙向LVDS_25）只能用于2.5V供電的bank。

查了上述說法之后，我們自己試驗下：

實驗驗證：

Bank14為HR Bank，差分輸入以及差分輸出使用LVDS電平：

提示說明，LVDS電平不支持HRbank。

差分輸入以及差分輸出使用LVDS25電平：

提示VCCOs矛盾，輸出差分時鐘sys_clk_out_p，要求VCCO=2.5V，但對輸入并沒有這種要求。

驗證了：

即使VCCO電平不是1.8V，在HP I / O bank中也可以使用LVDS輸入。LVDS輸出（因此雙向LVDS）只能用于1.8V供電的組。

同樣，即使VCCO電平不是2.5V，也可以在HR I / O bank中使用LVDS_25輸入。LVDS_25輸出（因此雙向LVDS_25）只能用于2.5V供電的bank。

官方更詳細說明：

1、Xilinx Customer Community

https://www.xilinx.com/support/answers/43989.html

2、Xilinx Customer Community

https://forums.xilinx.com/t5/Design-Entry/spartan7-power-wiring-LVDS-25/m-p/984802

//補充說明：FPGA中的 LVDS LVDS33 LVDS25

這僅僅是一種命名，對于XILINX FPGA來說，LVDS25意味著bank的供電電壓VCCO采用的是2.5V，LVDS33意味著bank的供電電壓VCCO采用的是3.3V，只是在代碼中使用LVDS信號時，需要將管腳分別約束為LVDS25和LVDS33。但是！！FPGA引腳輸出的LVDS電平都是標準LVDS電平，一般共模電壓在1.25V，擺幅是350mV。下圖是FPGA官方給出的ds926手冊，可以看到LVDS25和LVDS真的只是VCCO不同而導致的命名不同，但FPGA引腳輸出的電平都是標準LVDS。

這就會導致一些問題，經常會有人問LVDS25、和LVDS33以及LVDS的芯片（或者FPGA約束）到底能不能兼容？答案是可以的，因為現在市面上正常情況下大部分公司的產品就只會用一種標準的LVDS電平，也就是上述所說的。因此，在這次和對外對接的時候，對方的LVDS芯片使用的是3.3V供電電壓，對方就說是自己的標準是LVDS33，而我這邊FPGA是在HP BANK產生的LVDS信號，剛開始我也以為不兼容，但查看了網上的資料和對方使用的芯片的手冊，也就發現了這個問題。一個小小的LVDS電平問題，直到今天遇到了問題才了解明白。

區別僅在于零件的內部。

LVDS33需要3.3V Vcco，LVDS25需要2.5 Vcco（或者對于較新的部件，它可能使用Vccaux）。

引腳上的信號接口是相同的。

即兩種情況下的電壓擺幅和共模電壓相同，因此您可以將其視為LVDS。

審核編輯 ：李倩