衡阳派盒市场营销有限公司

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

systemverilog bins是如何去定義的

工程師鄧生 ? 來源:芯片驗證工程師 ? 作者:驗證哥布林 ? 2022-09-26 11:05 ? 次閱讀

“bins”是在功能覆蓋率coverpoint中收集設計特性用的。

功能覆蓋率覆蓋的就是一個個的coverpoint bins(不同的變量),對于一個8bit addr,那么默認的bins就是8‘h00~8’hFF,當然也可以顯式地指定不同值之間的切換為一個bins。

從這個角度來理解,coverpoint bins非常容易理解,但是涉及到具體的應用還是會有很多問題需要考慮的。

88ff28de-3c72-11ed-9e49-dac502259ad0.png

例如,在下面的聲明中,將創建多少個bins?

bins adrbin1 = {[0:3]};

16個、4個還是1個。

答案是1個bin,相當于覆蓋了

poYBAGMxFwyAaWtLAAAikA2Q0-A752.jpg

注意上面的寫法' bins adrbin1 '沒有[]括號。換句話說,' bins adrbin1 '不會為' addr '值{[0:3]}自動創建4個bins,而是只創建1個bins來覆蓋值' 0 ',' 1 ',' 2 ',' 3 '。

也就是說,只要覆蓋了0~3其中的一個,這個coverpoint覆蓋率就是100%

但是,如果你希望分別收集變量“adr”的每個值,該怎么辦呢。應該按照下面的這種寫法,加上“[]”

binsadrbin2[]={[4:5]};

這時候會為4、5分別創建一個bins,只有4和5全部覆蓋,這個coverpoint的覆蓋率才是100%

在開發SV功能覆蓋率模型時可能沒有辦法把所有的值都寫滿,這個時候可以利用符號“$”,很多語義下它都代表著無限大的意思。對于一個8bit addr變量

bins adr[] =  {[31:$]}

就意味著顯式地收集{[31:255]}



審核編輯:劉清

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • Verilog
    +關注

    關注

    28

    文章

    1351

    瀏覽量

    110392
  • 變量
    +關注

    關注

    0

    文章

    613

    瀏覽量

    28465

原文標題:什么是systemverilog bins?

文章出處:【微信號:芯片驗證工程師,微信公眾號:芯片驗證工程師】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏

    評論

    相關推薦

    [啟芯公開課] SystemVerilog for Verification

    學快速發展,這些趨勢你了解嗎?SystemVerilog + VM是目前的主流,在未來也將被大量采用,這些語言和方法學,你熟練掌握了嗎?對SoC芯片設計驗證感興趣的朋友,可以關注啟芯工作室推出的SoC芯片
    發表于 06-10 09:25

    systemverilog學習教程

    systemverilog的一些基本語法以及和verilog語言之間的區別。
    發表于 04-01 14:24

    round robin 的 systemverilog 代碼

    大家好,我對一個 round robin 的 systemverilog 代碼有疑惑。https://www.edaplayground.com/x/2TzD代碼第49和54行是怎么解析呢 ?
    發表于 03-14 19:16

    做FPGA工程師需要掌握SystemVerilog嗎?

    在某大型科技公司的招聘網站上看到招聘邏輯硬件工程師需要掌握SystemVerilog語言,感覺SystemVerilog語言是用于ASIC驗證的,那么做FPGA工程師有沒有必要掌握SystemVerilog語言呢?
    發表于 08-02 20:30

    SystemVerilog有哪些標準?

    SystemVerilog有哪些標準?
    發表于 06-21 08:09

    SystemVerilog Assertion Handbo

    SystemVerilog Assertion Handbook1 ROLE OF SYSTEMVERILOG ASSERTIONSIN A VERIFICATION METHODOLOGY
    發表于 07-22 14:08 ?188次下載

    SystemVerilog的斷言手冊

    SystemVerilog Assertion Handbook1 ROLE OF SYSTEMVERILOG ASSERTIONSIN A VERIFICATION METHODOLOGY
    發表于 07-22 14:12 ?20次下載

    SystemVerilog的正式驗證和混合驗證

    手冊的這一部分探討了使用SystemVerilog進行驗證,然后查看了使用SystemVerilog的優點和缺點。
    發表于 03-29 10:32 ?24次下載

    SystemVerilog對硬件功能如何進行建模

    本文定義了通常用于描述使用SystemVerilog對硬件功能進行建模的詳細級別的術語。
    的頭像 發表于 03-30 11:42 ?1791次閱讀

    SystemVerilog中的struct

    SystemVerilog“struct”表示相同或不同數據類型的集合。
    的頭像 發表于 11-07 10:18 ?2544次閱讀

    怎樣使用SystemVerilog中的Static方法呢

    systemverilog中方法也可以聲明為“static”。靜態方法意味著對類的所有對象實例共享。在內存中,靜態方法的聲明存儲在一個同一個地方,所有對象實例都可以訪問。
    的頭像 發表于 11-18 09:31 ?1197次閱讀

    SystemVerilog中的Shallow Copy

    SystemVerilog中的句柄賦值和對象復制的概念是有區別的。
    的頭像 發表于 11-21 10:32 ?959次閱讀

    從Verilog PLI到SystemVerilog DPI的演變過程

    寫過Verilog和systemverilog的人肯定都用過系統自定義的函數$display,這是預定好的,可以直接調用的功能。
    的頭像 發表于 05-16 09:27 ?1018次閱讀
    從Verilog PLI到<b class='flag-5'>SystemVerilog</b> DPI的演變過程

    SystemVerilog里的regions以及events的調度

    本文講一下SystemVerilog的time slot里的regions以及events的調度。SystemVerilog語言是根據離散事件執行模型定義的,由events驅動。
    的頭像 發表于 07-12 11:20 ?1704次閱讀
    <b class='flag-5'>SystemVerilog</b>里的regions以及events的調度

    ignore_bins和default兩者之間有些什么細微差別呢?

    SystemVerilog中,經常會需要將一些值或者翻轉行為從覆蓋率中排除掉,ignore_bins是經常被用到的一種方式,其實除了ignore_bins之外
    的頭像 發表于 07-14 10:12 ?2185次閱讀
    ignore_<b class='flag-5'>bins</b>和default兩者之間有些什么細微差別呢?
    百家乐游戏开发软件| 澳门百家乐会出千吗| 网上娱乐城排名| 如何玩百家乐赢钱技巧| 百家乐官网官网游戏| 澳门立博| 百家乐网页qq| 皇冠百家乐皇冠网| MG百家乐官网大转轮| 时尚| 娱乐场百家乐大都| 乐中百家乐官网的玩法技巧和规则 | 平台百家乐的区别| 免费玩百家乐官网的玩法技巧和规则 | 百家乐刷钱| 百家乐现场投注平台| 视频百家乐官网是真是假| 太原市| 澳门百家乐注册| 大发888好不好| 诸子百家乐的玩法技巧和规则 | 新葡京百家乐官网娱乐城| 聚宝盆百家乐的玩法技巧和规则| 女性做生意的风水| 鼎尚百家乐官网的玩法技巧和规则| 百家乐官网官方游戏| 宜兴市| 连环百家乐| 县级市| 皇冠在线开户| 六合彩开码现场| 德州扑克玩法说明| 德州扑克发牌员| 波克棋牌完整版下载| 棋牌新闻| 凯旋门百家乐现金网| 百家乐分析绿色版| 大佬百家乐现金网| 澳门百家乐视频| 网络百家乐公式打法| 百家乐赌博娱乐|