HDLBits 是一組小型電路設(shè)計習(xí)題集，使用 Verilog/SystemVerilog 硬件描述語言 (HDL) 練習(xí)數(shù)字硬件設(shè)計~

網(wǎng)址如下：

https://hdlbits.01xz.net/

關(guān)于HDLBits的Verilog實(shí)現(xiàn)可以查看下面專欄：

https://www.zhihu.com/column/c_1131528588117385216

縮略詞索引：

SV:SystemVerilog

從今天開始新的一章-Circuits，包括基本邏輯電路、時序電路、組合電路等。

今天更新整個關(guān)于卡諾圖部分，數(shù)電忘記的，可以先回顧一下。

卡諾圖

簡介

卡諾圖（KM或K -map）是一種簡化布爾代數(shù)表達(dá)式的方法。Maurice Karnaugh在 1953年為Edward W. Veitch 1952 Veitch 圖做了改進(jìn)，并介紹了新的Marquand 圖，即我們現(xiàn)在熟知的卡諾圖。

卡諾圖利用人類的模式識別能力減少了對大量計算的需求，還允許快速識別和消除潛在的競爭條件。

所需的布爾結(jié)果從真值表轉(zhuǎn)移到二維網(wǎng)格中，在卡諾圖中，單元格按格雷碼排序，每個單元格位置代表輸入條件的一種組合。單元格也稱為最小項(xiàng)，而每個單元格值代表布爾函數(shù)的相應(yīng)輸出值。識別出最佳的 1 或 0 組，它們表示原始真值表中邏輯的規(guī)范形式的項(xiàng)。這些術(shù)語可用于編寫表示所需邏輯的最小布爾表達(dá)式。

示例

卡諾圖用于簡化布爾代數(shù)函數(shù)。例如，考慮以下真值表描述的布爾函數(shù)。

函數(shù)的真值表

以下是使用布爾變量A、B、C、D描述未簡化布爾代數(shù)中相同函數(shù)的兩種不同符號。

mi是要映射的最小項(xiàng)（即，在真值表中輸出為 1 的行）。

mi是要映射的最大項(xiàng)（即，真值表中輸出為 0 的行）

在上面的例子中，四個輸入變量可以用 16 種不同的方式組合，所以真值表有 16 行，卡諾圖有 16 個位置。因此，卡諾圖以 4 × 4 的網(wǎng)格排列。

行和列索引（顯示在卡諾圖的頂部和左側(cè)）以格雷碼而不是二進(jìn)制數(shù)字順序排列。格雷碼確保每對相鄰單元之間只有一個變量發(fā)生變化。完整卡諾圖的每個單元格都包含一個二進(jìn)制數(shù)字，表示該輸入組合的函數(shù)輸出。

分組

在構(gòu)建卡諾圖之后，它被用來尋找布爾代數(shù)最簡單的可能形式之一——規(guī)范形式——獲取真值表中的信息。卡諾圖中相鄰的 1 代表簡化表達(dá)式的機(jī)會。最終表達(dá)式的最小項(xiàng)是通過在地圖中圈出 1 組來找到的。Minterm 組必須是矩形的，并且面積必須是 2 的冪（即 1、2、4、8...）。最小項(xiàng)矩形應(yīng)盡可能大，不包含任何 0。組可以重疊以使每個組更大。下例中的最優(yōu)分組用綠、紅、藍(lán)線標(biāo)記，紅、綠組重疊。紅色組是一個 2×2 的正方形，綠色組是一個 4×1 的矩形，重疊區(qū)域用棕色表示。

單元格通常由描述單元格覆蓋的輸入的邏輯值的簡寫表示。例如，AD表示一個單元格覆蓋了A和D為1的 2x2 區(qū)域，即上圖中編號為 13、9、15、11 的單元格。另一方面，A D(非)表示A為真且D為假（即D(非)為真）的單元格。

網(wǎng)格是環(huán)形連接的，這意味著矩形組可以環(huán)繞邊緣（見圖）。最右邊的單元格實(shí)際上與最左邊的單元格“相鄰”，因?yàn)橄鄳?yīng)的輸入值僅相差一位；同樣，最頂端的和最底端的也是如此。因此，A D(非)可以是一個有效術(shù)語——它在頂部包括單元格 12 和 8，并環(huán)繞到底部以包括單元格 10 和 14——就像B(非) D(非)一樣，它包括四個角。

解決方案

函數(shù) f(A, B, C, D) 的 K-map 顯示為對應(yīng)于最小項(xiàng)的彩色矩形。棕色區(qū)域是紅色 2×2 正方形和綠色 4×1 矩形的重疊部分。f 的倒數(shù)的 K-map 顯示為灰色矩形，對應(yīng)于 maxterms。

一旦構(gòu)建了卡諾圖并且相鄰的 1 通過矩形和方形框連接起來，就可以通過檢查每個框內(nèi)哪些變量保持相同來找到代數(shù)小項(xiàng)。

對于紅色分組：

A是相同的，并且在整個框中都等于 1，因此它應(yīng)該包含在紅色最小項(xiàng)的代數(shù)表示中。

B不保持相同的狀態(tài)（它從 1 變?yōu)?0），因此應(yīng)該被排除在外。

C不變。它始終為 0，因此應(yīng)包括其補(bǔ)碼 NOT-C。因此，應(yīng)包括C。

D發(fā)生變化，因此被排除在外。

因此，布爾乘積和表達(dá)式中的第一個最小項(xiàng)是A C(非)。

對于綠色分組，A和B保持相同的狀態(tài)，而C和D改變。B為 0，必須先取反才能包含在內(nèi)。因此，第二項(xiàng)是A B(非)。請注意，綠色分組與紅色分組重疊是可以接受的。

同樣，藍(lán)色分組給出了術(shù)語BC D((非))。

將每一組的解組合起來：電路的最后的化簡結(jié)果如下：

還有其他方式，就不展開描述了，可以自行學(xué)習(xí)。

Problem 72-Kmap1

題目說明

根據(jù)卡諾圖來實(shí)現(xiàn)電路：

圖片來自HDLBits

我們可以嘗試最大項(xiàng)之積和最小項(xiàng)之和的形式來完成電路設(shè)計。

模塊端口聲明

moduletop_module(
inputa,
inputb,
inputc,
outputout);

題目解析

按照下圖方框化簡：

得到：

f(a,b,c)=a+b+c=a'b'c'(摩根定理)

所以可以有兩種方式解決。

moduletop_module(
inputlogica,
inputlogicb,
inputlogicc,
outputlogicout
);

assignout=a|b|c;

endmodule

點(diǎn)擊Submit，等待一會就能看到下圖結(jié)果：

注意圖中的Ref是參考波形，Yours是你的代碼生成的波形，網(wǎng)站會對比這兩個波形，一旦這兩者不匹配，仿真結(jié)果會變紅。

這一題就結(jié)束了。

Problem 73-Kmap2

題目說明

還是根據(jù)卡諾圖來設(shè)計電路，本題為4個變量。

圖片來自HDLBits

在編寫verilog之前，我們可先化簡卡諾圖。

模塊端口聲明

moduletop_module(
inputa,b,cin,
outputcout,sum);

題目解析

根據(jù)下圖先化簡卡諾圖得到最小和：

f(a,b,c,d) = a'd'+b'c'+ab'd+bcd

moduletop_module(
inputlogica,
inputlogicb,
inputlogicc,
inputlogicd,
outputlogicout
);

assignout=~a&~d|~b&~c|a&~b&d|b&c&d;

endmodule

點(diǎn)擊Submit，等待一會就能看到下圖結(jié)果：

注意圖中的Ref是參考波形，Yours是你的代碼生成的波形，網(wǎng)站會對比這兩個波形，一旦這兩者不匹配，仿真結(jié)果會變紅。

這一題就結(jié)束了。

Problem 74-Kmap3

題目說明

根據(jù)卡諾圖實(shí)現(xiàn)電路：

圖片來自HDLBits

還是先化簡卡諾圖，其中D為don't care值。相當(dāng)于X。可以一起圈。

模塊端口聲明

moduletop_module(
inputa,
inputb,
inputc,
inputd,
outputout);

題目解析

可以這樣圈，進(jìn)行化簡：

PS:

2^n個方格相鄰的最小項(xiàng)，可以合并成1項(xiàng)，消去n個變量。

moduletop_module(
inputlogica,
inputlogicb,
inputlogicc,
inputlogicd,
outputlogicout);

assignout=a|~b&c;
endmodule

點(diǎn)擊Submit，等待一會就能看到下圖結(jié)果：

注意圖中的Ref是參考波形，Yours是你的代碼生成的波形，網(wǎng)站會對比這兩個波形，一旦這兩者不匹配，仿真結(jié)果會變紅。

這一題就結(jié)束了。

Problem 75-Kmap4

題目說明

根據(jù)卡諾圖實(shí)現(xiàn)電路：

圖片來自HDLBits

模塊端口聲明

moduletop_module(
inputa,
inputb,
inputc,
inputd,
outputout);

題目解析

這題沒什么能化簡的，就老老實(shí)實(shí)敲代碼吧。

moduletop_module(
inputlogica,
inputlogicb,
inputlogicc,
inputlogicd,
outputlogicout
);

assignout=~a&b&~c&~d|a&~b&~c&~d|~a&~b&~c&d|a&b&~c&d
|~a&b&c&d|a&~b&c&d|~a&~b&c&~d|a&b&c&~d;

endmodule

點(diǎn)擊Submit，等待一會就能看到下圖結(jié)果：

注意圖中的Ref是參考波形，Yours是你的代碼生成的波形，網(wǎng)站會對比這兩個波形，一旦這兩者不匹配，仿真結(jié)果會變紅。

這一題就結(jié)束了。

Problem 76-ece241_2013_q2

題目說明

一個4輸入a, b, c, d和一輸出的邏輯電路，當(dāng)輸入為2， 7或15時，輸出為1， 當(dāng)輸入為0, 1, 4, 5, 6, 9, 10, 13, 或 14 時，輸出為0，當(dāng)輸入為3，8，11或12時輸出為任意值。舉例來說，7對應(yīng)輸入abcd為0，1，1，1.

注意： 該電路的SOP和POS必須均為化簡后的最小值

模塊端口聲明

moduletop_module(
inputa,
inputb,
inputc,
inputd,
outputout_sop,
outputout_pos
);

題目解析

直接根據(jù)題目做出答案比較難，所以我們需要先根據(jù)題目畫出卡諾圖：

SOP圈法就是圈1，如下：

POS圈法就是圈0，如下：

moduletop_module(
inputlogica,
inputlogicb,
inputlogicc,
inputlogicd,
outputlogicout_sop,
outputlogicout_pos
);

assignout_sop=c&d|~a&~b&c;
assignout_pos=c&(~a|b)&(~b|~c|d);
endmodule

點(diǎn)擊Submit，等待一會就能看到下圖結(jié)果：

注意圖中無波形。

這一題就結(jié)束了。

Problem 77-m2014 q3

題目說明

還是根據(jù)卡諾圖實(shí)現(xiàn)電路：

圖片來自HDLBits

模塊端口聲明

moduletop_module(
input[4:1]x,
outputf);

題目解析

沒什么難度，與其他沒區(qū)別。

moduletop_module(
inputlogic[4:1]x,
outputlogicf);

assignf=(~x[1]&x[3])|(x[1]&x[2]&~x[3]);
endmodule

點(diǎn)擊Submit，等待一會就能看到下圖結(jié)果：

注意圖中無波形。

這一題就結(jié)束了。

Problem 78-2012_q1g

題目說明

還是根據(jù)卡諾圖畫出電路：

圖片來自HDLBits

模塊端口聲明

moduletop_module(
input[4:1]x,
outputf
);

題目解析

都是同一個道理。

moduletop_module(
inputlogic[4:1]x,
outputlogicf
);

assignf=~x[2]&~x[4]|~x[1]&x[3]|x[2]&x[3]&x[4];
endmodule

點(diǎn)擊Submit，等待一會就能看到下圖結(jié)果：

注意圖中無波形。

這一題就結(jié)束了。

Problem 79-ece241_2014_q3

題目說明

根據(jù)題目給出的卡諾圖，用一個4-1的多路選擇器和盡可能多的2-1多路選擇器來實(shí)現(xiàn)電路，不允許使用其他邏輯門，必須使用ab作為選擇器的輸入。

圖片來自HDLBits

模塊端口聲明

moduletop_module(
inputc,
inputd,
output[3:0]mux_in
);

題目解析

開始題目比較“萌”，因?yàn)榘褨|西結(jié)合起來了，所以一時難以下手。

這題如果從選擇器入手就比較簡單了，從圖中看到，當(dāng)ab為固定值，輸出是由cd的輸入決定。

接下來就是看卡諾圖了，從卡諾圖中：

當(dāng)ab == 2'b00時，化簡卡諾圖，得到mux_in[0] = c+d=cd;

當(dāng)ab == 2'b01時，化簡卡諾圖，得到mux_in[1] = 1'b0;

當(dāng)ab == 2'b10時，化簡卡諾圖，得到mux_in[2] = d';

當(dāng)ab == 2'b11時，化簡卡諾圖，得到mux_in[3] = cd;

此處需注意mux_in[3:0]， 一個高位低位的問題，不要搞反了。

moduletop_module(
inputlogicc,
inputlogicd,
outputlogic[3:0]mux_in
);


assignmux_in={(c&d),(~d),1'b0,(c|d)};

endmodule

點(diǎn)擊Submit，等待一會就能看到下圖結(jié)果：

注意圖中的Ref是參考波形，Yours是你的代碼生成的波形，網(wǎng)站會對比這兩個波形，一旦這兩者不匹配，仿真結(jié)果會變紅。

這一題就結(jié)束了。

總結(jié)

今天的幾道題就結(jié)束了，對于理解卡諾圖化簡的人來說就比較簡單了，沒學(xué)過或者忘記的，可以去回顧一下相關(guān)知識。整體比較簡單，沒有復(fù)雜的代碼，沒有復(fù)雜的設(shè)計思路，主要在于卡諾圖的理解。

最后我這邊做題的代碼也是個人理解使用，有錯誤歡迎大家批評指正，祝大家學(xué)習(xí)愉快~