不管你是一名邏輯設(shè)計師、硬件工程師或系統(tǒng)工程師，甚或擁有所有這些頭銜，只要你在任何一種高速和多協(xié)議的復(fù)雜系統(tǒng)中使用了FPGA，你就很可能需要努力解決好器件配置、電源管理、IP集成、信號完整性和其他的一些關(guān)鍵設(shè)計問題。不過，你不必獨(dú)自面對這些挑戰(zhàn)，因?yàn)樵诋?dāng)前業(yè)內(nèi)領(lǐng)先的FPGA公司里工作的應(yīng)用工程師每天都會面對這些問題，而且他們已經(jīng)提出了一些將令你的設(shè)計工作變得更輕松的設(shè)計指導(dǎo)原則和解決方案。

I/O信號分配

可提供最多的多功能引腳、I/O標(biāo)準(zhǔn)、端接方案和差分對的FPGA在信號分配方面也具有最復(fù)雜的設(shè)計指導(dǎo)原則。盡管Altera的FPGA器件沒有設(shè)計指導(dǎo)原則(因?yàn)樗鼘?shí)現(xiàn)起來比較容易)，但賽靈思的FPGA設(shè)計指導(dǎo)原則卻很復(fù)雜。但不管是哪一種情況，在為I/O引腳分配信號時，都有一些需要牢記的共同步驟：

1. 使用一個電子數(shù)據(jù)表列出所有計劃的信號分配，以及它們的重要屬性，例如I/O標(biāo)準(zhǔn)、電壓、需要的端接方法和相關(guān)的時鐘。

2. 檢查制造商的塊/區(qū)域兼容性準(zhǔn)則。

3. 考慮使用第二個電子數(shù)據(jù)表制訂FPGA的布局，以確定哪些管腳是通用的、哪些是專用的、哪些支持差分信號對和全局及局部時鐘、哪些需要參考電壓。

4. 利用以上兩個電子數(shù)據(jù)表的信息和區(qū)域兼容性準(zhǔn)則，先分配受限制程度最大的信號到引腳上，最后分配受限制最小的。例如，你可能需要先分配串行總線和時鐘信號，因?yàn)樗鼈兺ǔＶ环峙涞揭恍┨囟ㄒ_。

5. 按照受限制程度重新分配信號總線。在這個階段，可能需要仔細(xì)權(quán)衡同時開關(guān)輸出(SSO)和不兼容I/O標(biāo)準(zhǔn)等設(shè)計問題，尤其是當(dāng)你具有很多個高速輸出或使用了好幾個不同的I/O標(biāo)準(zhǔn)時。如果你的設(shè)計需要局部/區(qū)域時鐘，你將可能需要使用高速總線附近的管腳，最好提前記住這個要求，以免最后無法為其安排最合適的引腳。如果某個特定塊所選擇的I/O標(biāo)準(zhǔn)需要參考電壓信號，記住先不要分配這些引腳。差分信號的分配始終要先于單端信號。如果某個FPGA提供了片內(nèi)端接，那么它也可能適用于其他兼容性規(guī)則。

6. 在合適的地方分配剩余的信號。

在這個階段，考慮寫一個只包含端口分配的HDL文件。然后通過使用供應(yīng)商提供的工具或使用一個文本編輯器手動創(chuàng)建一個限制文件，為I/O標(biāo)準(zhǔn)和SSO等增加必要的支持信息。準(zhǔn)備好這些基本文件后，你可以運(yùn)行布局布線工具來確認(rèn)是否忽視了一些準(zhǔn)則或者做了一個錯誤的分配。

這將使你在設(shè)計的初始階段就和布局工程師一起工作，共同規(guī)劃PCB的走線、冗余規(guī)劃、散熱問題和信號完整性。FPGA工具可能可以在這些方面提供幫助，并協(xié)助你解決這些問題，因此你必須確保了解你的工具包的功能。

你咨詢一位布局專家的時間越晚，你就越有可能需要去處理一些復(fù)雜的問題和設(shè)計反復(fù)，而這些可能可以通過一些前期分析加以避免。一旦你實(shí)現(xiàn)了滿意的信號分配，你就要用限制文件鎖定它們。

大多數(shù)先進(jìn)FPGA能夠處理速度為數(shù)百兆赫茲的并行總線和具有工作在千兆赫茲范圍的串行接口。以這么快的速度工作時，你需要了解信號完整性的原理，因?yàn)楦哳l信號的處理會給我們精確簡單的數(shù)字世界帶來一連串模擬設(shè)計問題。

安排一些時間閱讀FPGA供應(yīng)商提供的文獻(xiàn)。即使你對某個器件或者供應(yīng)商的信息已經(jīng)爛熟于心，也有必要參考其他供應(yīng)商提供的文檔，因?yàn)椴煌镜奈臋n往往有不同的見解。你將會發(fā)現(xiàn)在很多問題上不同的供應(yīng)商擁有不同的觀點(diǎn)，如什么會產(chǎn)生高速信號、切換信號之間可以存在多少時延而仍然可以認(rèn)為它們是同時的等等。FPGA供應(yīng)商的工具通常可以很好地執(zhí)行一些基本的信號完整性分析，因此你必須完全了解你所獲得的工具包的所有潛能。

此外，目前市場上有幾百種關(guān)于信號完整性和降噪的書。如果你是個新手或者需要一個進(jìn)修課程，你可以考慮閱讀Douglas Brooks編寫的“信號完整性問題和PCB設(shè)計”。如果需要進(jìn)行更深入的探討，可以閱讀Howard Johnson編寫的“高速數(shù)字設(shè)計”。

FPGA可能會由于太多的高速SSO而對系統(tǒng)中的信號(或其它FPGA信號)帶來嚴(yán)重破壞，因?yàn)檫@會導(dǎo)致稱為同時切換噪聲(SSN)的噪聲。SSN也叫做地反彈或VCC反彈，對于單端標(biāo)準(zhǔn)，SSN是在輸出由低到高時提供瞬態(tài)電流和由高到低時吸收瞬態(tài)電流的過程中，由多個輸出驅(qū)動器同時切換和導(dǎo)致器件電壓與系統(tǒng)電壓之間的變化而引起的。

在高到低的轉(zhuǎn)換引起地反彈時，由低到高轉(zhuǎn)換也會導(dǎo)致VCC下降。由于電容通常安放在VCC和接地層之間，因此SSN典型地存在于這兩個地方。由低到高轉(zhuǎn)變時地反彈也有可能出現(xiàn)。

于是，SSO變成了干擾信號，它會產(chǎn)生可能耦合到鄰近信號的噪聲。對于某個區(qū)域而言太多SSO可能會導(dǎo)致電源的擾動。由于以下2個原因，SSO已經(jīng)變成一個必須認(rèn)真對待的問題：1. 切換時間大幅下降；2. 過孔尺寸和走線寬度的減小加上更大的板厚度已經(jīng)推高了板極電感，這將大幅增加出現(xiàn)地反彈的可能性。更大的負(fù)載電容也可能導(dǎo)致SSN，雖然程度上會輕一點(diǎn)。當(dāng)有效VCC低于期望值，從而導(dǎo)致I/O緩存的轉(zhuǎn)換速度低于期望速度時，SSN也可能導(dǎo)致時序問題變得突出起來。

有幾個方法可以減小SSN。有些器件只需通過限制I/O標(biāo)準(zhǔn)的選擇就可簡化這個問題，但不是所有器件都能這么做。一些供應(yīng)商建議將高速總線輸出分布到整個裸片上，如果SSN是你唯一關(guān)注的問題，那么這絕對是一個很好的建議。不過，如果按照這個建議去做，有2個基本問題將會冒出來。

首先，這可能會帶來下游布通性問題，因?yàn)閷⑿盘柹⒉嫉秸麄€裸片上經(jīng)常會引起更多的走線交叉。而這就導(dǎo)致需要更多的信號布線層。其次，大多數(shù)設(shè)計在散布信號前也要求進(jìn)行仔細(xì)研究，因?yàn)楫?dāng)一個總線散布到特定的塊或區(qū)外時會引起塊/區(qū)間的兼容性問題。因此，如果你能在考慮布通性的同時，小心地將一個較小的總線分布到一個或兩個塊/區(qū)域內(nèi)，那么系統(tǒng)將會工作得很好。

如果你被一個具有相鄰高速切換輸出的設(shè)計所困擾，有好幾種技術(shù)能幫助你解決潛在的SSN問題。首先對你的設(shè)計進(jìn)行合適的布局和去耦合。對于去耦合，使用距離盡可能近的電源和地平面對，中間用一個SMT電容隔開。使用SMT電容進(jìn)行去耦合也有助于減小電感，而電感是產(chǎn)生系統(tǒng)噪聲的一個主要因素。

如果你仍然覺得需要使用去耦電容(為了減小SSN)，應(yīng)該使得這些電容的位置盡可能靠近高速輸出引腳。Altera的一項研究發(fā)現(xiàn)，如果這些電容到引腳的距離大于1英寸，在使用適當(dāng)?shù)腟MT電容去退耦時，這些電容變得效率極低。其他減小SSN或者其可能產(chǎn)生影響的建議包括：避免將敏感信號(復(fù)位、時鐘和使能等)位于SSO附近；可能時，使用較小偏移的輸出和使用最低電感的過孔；通過在合適位置插入延時使得輸出信號交替出現(xiàn)。即使已經(jīng)完成了PCB的生產(chǎn)，這個建議仍然可以應(yīng)用。

參考將被連接到FPGA上的器件的相關(guān)資料。對于每個器件，確定最大輸入低電壓門限(單位毫伏)。這是FPGA驅(qū)動該器件需要的最大電壓，所以該設(shè)備仍然可以檢測到一個有效邏輯低狀態(tài)(最大VIL值)。同樣，還要確定器件可以容忍且能繼續(xù)工作的最大輸入負(fù)脈沖信號(單位毫伏)。

在某些情況下，最大容許的地反彈可能不是或者不僅是以上給出的值。而是要通過獲得最大輸入低電壓門限的最小值、最大輸入負(fù)脈沖信號、或者所有器件的最大地反彈來確定最大的系統(tǒng)地反彈。

然后，根據(jù)具有相似負(fù)載特點(diǎn)的網(wǎng)絡(luò)連接的數(shù)目和種類對類似的FPGA總線進(jìn)行分組。接著研究每個部分、區(qū)域或者塊的電源和接地引腳數(shù)目，還有對于所使用的每個I/O標(biāo)準(zhǔn)，每個電源和接地管腳對所允許的SSO數(shù)目。這些數(shù)目可以用于計算每個組的總電容負(fù)載和每個輸出驅(qū)動的電容，以確定可以容忍的SSO最大值。

你也應(yīng)該咨詢供應(yīng)商以確定基于每個塊和每一對塊你是否超過了推薦的SSO數(shù)目，前提是供應(yīng)商已經(jīng)研究了這些問題。同時，因?yàn)橛卸鄠€因素會導(dǎo)致SSN，所以最好建立一個具有內(nèi)置抗噪聲性能的魯棒系統(tǒng)。否則，就使用針對每個引腳限制I/O標(biāo)準(zhǔn)的器件，這樣就可以減少可能的SSN問題。

差分信號

在FPGA設(shè)計中，你可能會發(fā)現(xiàn)對差分信號的處理存在最多的爭議。類似于SSN，最好從供應(yīng)商、書籍和用戶群獲得盡可能多的信息。同時，在確定某個方案前咨詢你的布局部門以了解他們推薦的建議和信息。

主要爭論開始于差分信號對是否應(yīng)該采用寬邊耦合還是邊緣耦合，以及每對之間到底應(yīng)該存在多少耦合。答案通常是“根據(jù)具體情況確定”，所以需要進(jìn)行具體研究。

如果你不能確定對于一個單端信號為什么需要選擇差分I/O標(biāo)準(zhǔn)，答案很簡單。使用差分信號，你幾乎可以完全控制信號的回路。因?yàn)檫@是信號對的一部分，而且理論上在任何一個接地(或者電源)平面上不應(yīng)該出現(xiàn)來自信號對的電流。

這里假設(shè)走線對具有相等長度，布設(shè)在相鄰區(qū)域且間距不變，走線阻抗恒定且匹配。此外，利用單端信號，你很難控制信號回程，而且測試一個信號的返回也可能徒勞無益。

差分信號的主要缺點(diǎn)是他們需要兩根走線彼此臨近。當(dāng)在一個PCB上分配幾百個差分信號時這可能是個難點(diǎn)。但這是布線工程師的問題，不是嗎？