對(duì)于數(shù)字波束成形相控陣，LO生成考慮的常見實(shí)現(xiàn)方法是將公共參考頻率分配給分布在天線陣列內(nèi)的一系列鎖相環(huán)。利用這些分布式鎖相環(huán)，評(píng)估組合相位噪聲性能的方法在當(dāng)前文獻(xiàn)中沒有很好的記錄。

在分布式系統(tǒng)中，公共噪聲源是相關(guān)的，如果保持不相關(guān)，則當(dāng)RF信號(hào)組合時(shí)，分布式噪聲源會(huì)減少。這對(duì)于評(píng)估系統(tǒng)中的大多數(shù)組件非常直觀。對(duì)于鎖相環(huán)，環(huán)路中的每個(gè)分量都有相關(guān)的噪聲傳遞函數(shù)，它們的貢獻(xiàn)是控制環(huán)路和任何頻率轉(zhuǎn)換的函數(shù)。這增加了嘗試評(píng)估組合相位噪聲輸出的復(fù)雜性。通過(guò)基于已知的鎖相環(huán)建模方法，以及對(duì)相關(guān)與不相關(guān)貢獻(xiàn)因素的評(píng)估，提出了一種跨頻率偏移跟蹤分布式PLL貢獻(xiàn)的方法。

介紹

在任何無(wú)線電系統(tǒng)中，接收器和激勵(lì)器的本振（LO）生成都經(jīng)過(guò)仔細(xì)的設(shè)計(jì)。隨著相控陣天線系統(tǒng)中數(shù)字波束成形的普及，由于將LO信號(hào)和參考頻率分配到大量分布式接收器和激勵(lì)器，設(shè)計(jì)變得更加復(fù)雜。

系統(tǒng)架構(gòu)級(jí)別的權(quán)衡是分配所需的LO頻率或分配較低頻率的參考，并在靠近使用點(diǎn)的物理位置創(chuàng)建所需的LO。在本地創(chuàng)建LO的一個(gè)現(xiàn)成且高度集成的選項(xiàng)是通過(guò)鎖相環(huán)。下一個(gè)挑戰(zhàn)是評(píng)估來(lái)自各種分布式組件以及集中式組件的系統(tǒng)級(jí)相位噪聲。

具有分布式鎖相環(huán)的系統(tǒng)如圖1所示。一個(gè)公共參考頻率被分配到許多鎖相環(huán)，每個(gè)鎖相環(huán)產(chǎn)生一個(gè)輸出頻率。假設(shè)圖1a的LO輸出是圖1b中混頻器的LO輸入。

圖1.分布式鎖相環(huán)系統(tǒng)。每個(gè)振蕩器都鎖相到一個(gè)公共參考振蕩器。LO信號(hào)（1至N）施加于相控陣中所示混頻器的LO端口。

系統(tǒng)設(shè)計(jì)人員面臨的挑戰(zhàn)是跟蹤分布式系統(tǒng)的噪聲貢獻(xiàn)，了解相關(guān)噪聲源與不相關(guān)噪聲源，并估算整體系統(tǒng)噪聲。在鎖相環(huán)中，噪聲傳遞函數(shù)加劇了這一挑戰(zhàn)，噪聲傳遞函數(shù)既是鎖相環(huán)中頻率轉(zhuǎn)換和環(huán)路帶寬設(shè)置的函數(shù)。

動(dòng)機(jī)：組合鎖相環(huán)的測(cè)量示例

組合鎖相環(huán)的測(cè)量示例如圖2所示。這些數(shù)據(jù)是通過(guò)組合來(lái)自多個(gè)ADRV9009收發(fā)器的發(fā)射輸出來(lái)獲取的。圖中顯示了單個(gè)IC、2個(gè)組合IC和4個(gè)組合IC的案例。在本數(shù)據(jù)集中，當(dāng)IC組合在一起時(shí)，有明顯的10logN改進(jìn)。為了達(dá)到這一結(jié)果，需要一個(gè)低噪聲晶體振蕩器參考源。下一節(jié)中模型的動(dòng)機(jī)是推導(dǎo)出一種方法，以計(jì)算該測(cè)量如何在具有許多分布式收發(fā)器的大型陣列中擴(kuò)展，更普遍地?cái)U(kuò)展到具有分布式鎖相環(huán)的任何架構(gòu)。

圖2.組合兩個(gè)鎖相環(huán)的相位噪聲測(cè)量。

鎖相環(huán)模型

鎖相環(huán)中的噪聲建模有據(jù)可查。1–5輸出相位噪聲圖如圖3所示。在這種類型的圖中，設(shè)計(jì)人員可以快速評(píng)估環(huán)路中每個(gè)組件的噪聲貢獻(xiàn)，這些貢獻(xiàn)因素的累積導(dǎo)致整體噪聲性能。模型參數(shù)設(shè)置為代表圖2所示數(shù)據(jù)，如果要組合大量IC，源振蕩器用于創(chuàng)建相位噪聲估計(jì)。

圖3.典型的鎖相環(huán)相位噪聲分析，顯示了所有組件的噪聲貢獻(xiàn)。總噪聲是所有貢獻(xiàn)因素的組合。

為了檢查分布式鎖相環(huán)的影響，首先從PLL模型中導(dǎo)出參考貢獻(xiàn)和其余PLL組件的貢獻(xiàn)。

將已知 PLL 模型擴(kuò)展到分布式 PLL 模型

接下來(lái)，描述了計(jì)算具有許多分布式鎖相環(huán)的系統(tǒng)的組合相位噪聲的過(guò)程。這種方法基于能夠?qū)⒒鶞?zhǔn)振蕩器的噪聲貢獻(xiàn)與VCO和環(huán)路組件的噪聲貢獻(xiàn)分開。圖4顯示了單個(gè)參考振蕩器到多個(gè)PLL的假設(shè)分布式示例。此計(jì)算假設(shè)無(wú)噪聲分布，這不切實(shí)際，但可用于說(shuō)明原理。假設(shè)分布式PLL的噪聲貢獻(xiàn)不相關(guān)，并減少10logN，其中N是分布式PLL的數(shù)量。隨著通道的增加，噪聲在較大的偏移頻率下得到改善，對(duì)于大型配電系統(tǒng)，噪聲幾乎完全由參考振蕩器主導(dǎo)。

圖4.開始分布式鎖相環(huán)相位噪聲建模方法：從PLL模型中提取參考振蕩器和鎖相環(huán)中除參考振蕩器以外的所有其他組件的相位噪聲貢獻(xiàn)。組合相位噪聲與分布式鎖相環(huán)數(shù)量的關(guān)系假設(shè)參考噪聲是相關(guān)的，并且分布在許多PLL中的噪聲貢獻(xiàn)者是不相關(guān)的。

圖4所示的示例簡(jiǎn)化了對(duì)參考振蕩器分布的假設(shè)。在真正的系統(tǒng)分析中，預(yù)計(jì)系統(tǒng)設(shè)計(jì)人員還將考慮參考振蕩器分布中的噪聲貢獻(xiàn)，這將降低整體結(jié)果。然而，像這樣的簡(jiǎn)化分析對(duì)于直觀地了解架構(gòu)權(quán)衡如何影響整體系統(tǒng)相位噪聲性能非常有用。接下來(lái)，我們看看相位噪聲對(duì)配電系統(tǒng)的影響。

考慮參考分布中的相位噪聲

接下來(lái)將評(píng)估分發(fā)選項(xiàng)的兩個(gè)示例。考慮的第一個(gè)情況如圖 5 所示。在本例中，選擇用于VCO頻率快速調(diào)諧的寬帶PLL。參考信號(hào)的分配通過(guò)時(shí)鐘PLLIC實(shí)現(xiàn)，時(shí)鐘PLLIC也很常見，以簡(jiǎn)化JESD接口等數(shù)字?jǐn)?shù)據(jù)鏈路的時(shí)序約束。個(gè)人貢獻(xiàn)者顯示在左下角。這些貢獻(xiàn)者位于器件的頻率處，不會(huì)縮放到輸出頻率。右下方的相位噪聲圖顯示了不同數(shù)量的分布式PLL的系統(tǒng)級(jí)相位噪聲。

圖5.分布式寬帶PLL，配電中帶有PLLIC。

該模型的一些功能值得注意。假設(shè)單個(gè)高性能晶體振蕩器，標(biāo)稱頻率為100 MHz，中央振蕩器的各個(gè)貢獻(xiàn)者反映在相當(dāng)高端的晶體振蕩器中可用的功能上，盡管不一定是可用的最佳和最昂貴的選擇。雖然中央振蕩器輸出可以扇出到有限數(shù)量的分布PLL，但這些PLL會(huì)再次扇出到某個(gè)實(shí)際限制，并重復(fù)以服務(wù)于系統(tǒng)中的完整分布。對(duì)于此示例中的分布貢獻(xiàn)，假設(shè)有 16 個(gè)分布組件，然后假設(shè)這些組件再次扇出。左下角所示的配電電路的單個(gè)貢獻(xiàn)是沒有參考振蕩器貢獻(xiàn)的PLL組件的噪聲。本例中的分布假設(shè)與源振蕩器的頻率相同，并且根據(jù)可用于此功能的典型IC選擇噪聲貢獻(xiàn)器。

假設(shè)寬帶PLL標(biāo)稱頻率為S波段頻率，設(shè)置為1 MHz環(huán)路帶寬以實(shí)現(xiàn)快速調(diào)諧，這與實(shí)際的環(huán)路寬度差不多。

值得注意的是，選擇這些模型是為了說(shuō)明可能實(shí)用的典型模型，并說(shuō)明了數(shù)組中的累積效應(yīng)。任何詳細(xì)設(shè)計(jì)都可能能夠改善預(yù)期的特定PLL噪聲曲線，并且此分析方法旨在幫助工程決策在哪里分配設(shè)計(jì)資源以獲得最佳整體結(jié)果，而不是針對(duì)可用組件做出確切的要求。

圖5中的右下角圖計(jì)算了LO分布的總組合相位噪聲。應(yīng)用每個(gè)貢獻(xiàn)因素的PLL噪聲傳遞函數(shù)，該函數(shù)既與輸出頻率成比例，又包括PLL環(huán)路帶寬的影響。系統(tǒng)數(shù)量也包括在內(nèi)，并假設(shè)是不相關(guān)的，因此，該貢獻(xiàn)減少了10logN。對(duì)于分布數(shù)量，如前所述，假設(shè)為 16，并且分配貢獻(xiàn)減少了 10log16。在實(shí)踐中，隨著分布的重復(fù)，這將進(jìn)一步降低。但是，額外的噪聲貢獻(xiàn)不太重要。對(duì)于大型陣列中的扇出分布，噪聲將由第一組有源器件主導(dǎo)。在由 16 個(gè)組扇出的情況下，使得每個(gè)有源設(shè)備都是 16 個(gè)更多有源設(shè)備的輸入，如果所有設(shè)備彼此不相關(guān)，則 16 個(gè)附加分布層僅降級(jí) ~0.25 dB。繼續(xù)分配將產(chǎn)生更少的總體貢獻(xiàn)。因此，為了簡(jiǎn)化分析，不包括此效應(yīng)，并且根據(jù)前16個(gè)平行分布分量計(jì)算分布的噪聲貢獻(xiàn)。

生成的曲線說(shuō)明了幾種效應(yīng)。與單個(gè)PLL模型類似，接近噪聲由參考頻率主導(dǎo)，遠(yuǎn)端噪聲由VCO主導(dǎo)，遠(yuǎn)端噪聲隨著不相關(guān)的VCO相加而改善。這是相當(dāng)直觀的。不直觀的是模型的值，是由分布中的選擇主導(dǎo)的很大一部分偏移頻率。因此，我們需要考慮第二個(gè)噪聲分布較低、PLL環(huán)路帶寬較窄的示例。

圖 6 說(shuō)明了一種不同的方法。使用相同的低噪聲晶體振蕩器作為參考。這是通過(guò)RF放大器分配的，而不是通過(guò)PLL重新定時(shí)和重新同步。分布式PLL以固定頻率選擇。這有兩個(gè)影響：在調(diào)諧范圍較窄的單個(gè)頻率下，VCO本質(zhì)上可以更好，環(huán)路帶寬可以做得更窄。左下角的圖顯示了各個(gè)貢獻(xiàn)者。中央振蕩器與前面的示例相同。請(qǐng)注意分配放大器：在考慮低相位噪聲放大器時(shí)，它們的性能不是特別高，但比使用PLL IC要好得多，如上例所示。分布式PLL在更高的偏移頻率下通過(guò)更好的VCO和更窄的環(huán)路帶寬得到改善，但~1 kHz的中頻實(shí)際上比寬帶PLL示例差。右下角顯示了組合結(jié)果：參考振蕩器在低頻中占主導(dǎo)地位，在環(huán)路帶寬之上，分布式PLL在性能上占主導(dǎo)地位，并且隨著陣列尺寸和分布式PLL數(shù)量的增加而得到改善。

圖6.分布窄帶PLL，分布中帶有放大器。

圖 7 顯示了兩個(gè)示例的比較。請(qǐng)注意，從~2 kHz到5 kHz的失調(diào)頻率差異很大。

圖7.圖5和圖6的比較說(shuō)明了取決于所選分布和架構(gòu)的各種系統(tǒng)級(jí)性能。

分布式 PLL 陣列級(jí)注意事項(xiàng)

基于對(duì)整體系統(tǒng)相位噪聲性能的加權(quán)貢獻(xiàn)的理解，可以得出與相控陣或多通道RF系統(tǒng)架構(gòu)相關(guān)的幾個(gè)結(jié)論。

鎖相環(huán)帶寬

針對(duì)相位噪聲優(yōu)化的傳統(tǒng)鎖相環(huán)設(shè)計(jì)將環(huán)路帶寬設(shè)置為偏移頻率，以最大限度地降低整體相位噪聲曲線。這通常是在基準(zhǔn)振蕩器相位噪聲歸一化為輸出頻率的頻率下，與VCO相位噪聲交叉。對(duì)于具有許多鎖相環(huán)的分布式系統(tǒng)，這可能不是最佳環(huán)路帶寬。分布式組件的數(shù)量也需要考慮。

為了在采用分布式鎖相環(huán)的系統(tǒng)中獲得最佳LO噪聲，需要窄環(huán)帶寬，以最小化基準(zhǔn)電壓源的相關(guān)噪聲貢獻(xiàn)。

對(duì)于需要快速調(diào)諧PLL的系統(tǒng)，通常會(huì)加寬環(huán)路帶寬以優(yōu)化速度。不幸的是，這本身就是優(yōu)化分布式相位噪聲貢獻(xiàn)的錯(cuò)誤方向。克服這個(gè)問(wèn)題的一種選擇是在寬帶環(huán)路之前進(jìn)行分布式窄帶清理環(huán)路，以降低基準(zhǔn)電壓源和分布噪聲相關(guān)的失調(diào)頻率。

大型陣列

對(duì)于使用數(shù)千個(gè)通道的系統(tǒng)，如果分布式組件的貢獻(xiàn)可以保持不相關(guān)，則可以從這些組件中獲得顯著的改進(jìn)。主要關(guān)注點(diǎn)可能圍繞參考振蕩器的選擇以及保持分布式接收器和激勵(lì)器的低噪聲分配系統(tǒng)而發(fā)展。

直接取樣系統(tǒng)

隨著GSPS轉(zhuǎn)換器在速度和RF輸入帶寬方面的不斷增加，直接采樣系統(tǒng)正在實(shí)現(xiàn)微波頻率。這導(dǎo)致了一個(gè)有趣的權(quán)衡。數(shù)據(jù)轉(zhuǎn)換器只需要一個(gè)時(shí)鐘頻率，RF調(diào)諧完全在數(shù)字域中完成。通過(guò)限制調(diào)諧范圍，可以使VCO具有改進(jìn)的相位噪聲性能。這也導(dǎo)致創(chuàng)建數(shù)據(jù)轉(zhuǎn)換器時(shí)鐘的PLL的環(huán)路帶寬較低。較低的環(huán)路帶寬會(huì)將基準(zhǔn)振蕩器的噪聲傳遞函數(shù)改變?yōu)檩^低的失調(diào)頻率，從而降低其對(duì)系統(tǒng)的總體貢獻(xiàn)。這一點(diǎn)與改進(jìn)的VCO相結(jié)合，在某些情況下可能在分布式系統(tǒng)中具有優(yōu)勢(shì)，即使單通道比較似乎有利于替代體系結(jié)構(gòu)：

組件選項(xiàng)

設(shè)計(jì)人員可以使用大量組件選項(xiàng)，具體取決于系統(tǒng)架構(gòu)中所需的選擇。提供 2018 年更新的射頻、微波和毫米波產(chǎn)品選擇指南。

最近的集成VCO/PLL選項(xiàng)包括ADF4371/ADF4372。它們分別提供高達(dá) 32 GHz 和 16 GHz 的輸出頻率，具有 –234 dBc/Hz 的先進(jìn) PLL 相位噪聲 FOM。ADF5610提供高達(dá)15 GHz的輸出。ADF5355/ADF5356輸出的工作頻率高達(dá)13.6 GHz，ADF4356的工作頻率高達(dá)6.8 GHz。

對(duì)于單獨(dú)的PLL和VCO實(shí)現(xiàn)，ADF41513 PLL的工作頻率高達(dá)26 GHz，并具有–234 dBc/Hz的先進(jìn)PLL相位噪聲FOM。有時(shí)，選擇PLL IC的一個(gè)考慮因素是以盡可能高的頻率操作鑒相器，以最小化環(huán)路中的噪聲，從20logN乘以到輸出。HMC440、HMC4069、HMC698和HMC699的工作頻率為1.3 GHz。 對(duì)于 VCO，2018 年選型指南列出了從 2 GHz 到 26 GHz 的數(shù)十種 VCO 選項(xiàng)。

對(duì)于直接采樣選項(xiàng)，ADC和DAC均已發(fā)布。這些產(chǎn)品可在L波段和S波段直接采樣。ADC具有更高的輸入頻率帶寬，可直接采樣至C波段。AD9208是一款雙通道3 GSPS ADC，輸入頻率高達(dá)9 GHz，可在奈奎斯特上部區(qū)域進(jìn)行采樣。AD9213是一款單通道10 GSPS ADC，支持具有大瞬時(shí)帶寬的接收器。對(duì)于DAC，AD917x系列具有雙通道12 GSPS DAC，AD916x系列具有單個(gè)12 GSPS DAC，針對(duì)更低的殘余相位噪聲和改進(jìn)的SFDR進(jìn)行了優(yōu)化。兩個(gè)系列都支持L波段和S波段波形生成。

審核編輯：郭婷