以下總結均針對Subclass1，subclass0和subclass2的未關注。

1SYSREF和Deviceclock是否需要同源？

答：是的，SYSREF和DeviceClock需要同源。而且標準中推薦，SYSREF和Deviceclock都采用同樣的電平類型，以防止在芯片內部產生額外的偏差。

個人理解，是因為Deviceclock會對SYSREF進行采樣，以獲得LMFC時鐘，而且SYSREF和Device Clock之間需要滿足一定的時延關系；如果不同源的話，很難滿足以上要求，而且不同源的話，兩者相位關系不固定，每次上電后的狀態都不一樣，難以調試。

2SYSREF有哪幾種模式？

答：SYSREF有三種模式，分別為周期信號、帶隙周期信號和單次脈沖信號。

3當多個ADC與一個邏輯器件連接時，如果ADC之間的數據已經對齊，SYSREF是否可以關掉？

答：是的，可以關掉。理論上，SYSREF信號可以一直給到各器件，但是考慮到EMI，一般不會這樣做。

只要系統同步后，系統的deterministic latency不變，則可以把SYSREF關掉。

在需要重新對齊的時候，可以利用JESD204B的SYNC信號，來給時鐘芯片一個‘Generate SYSREF’請求，以告知時鐘信號再次產生SYSREF信號。

4SYSREF信號可以有FPGA來產生么？

答：可以的，但是該信號也需要與DeviceClock(送給ADC)同源。

5SYSREF、DeviceClock和LMFC三者之間是什么關系？

答：DeviceClock信號對SYSREF進行采樣，當其檢測到SYSREF由1變為0時的上升沿，即為LFMC的上升沿。

Device Clock需對SYSREF支持上升沿采樣，下降沿采樣可選。

6什么是確定性延遲(Deterministic latency)?

答：確定性延遲定義為發送端并行幀數據輸入到接收端并行數據輸出所需的時間。

其輸入點和輸出點是位于傳輸層和應用層之間，沒有包括ADC模擬前端以及內核的時延，但是包括傳輸媒質的時延。

7RX怎么知道TX的LMFC時鐘的位置的？

答：LMFC時鐘是器件的內部時鐘，TX通過在發射的串行數據中使用控制字來表征時鐘的邊沿。

8 確定性延遲如何用做多個轉換器的采樣對齊

答：RX通過表征時鐘邊沿的控制字來識別TX端的LMFC的時鐘邊沿。

在多個ADC需要對齊的時候，RX將識別出來的TX端的LMFC的時鐘邊沿，與自己的LMFC時鐘邊沿以及其他TX端LMFC邊沿比對。

這樣，RX就知道了各組數據的相對時延，并將其同步。

9ADC各個數據Lane之間是否需要等長？

答：可以不等長，因為可以通過RX buffer來吸收。標準上說，可以這樣做，但是可能會使得鏈路對時鐘偏差更敏感。

比如說，最長的lane和最短的lane之間相差50cm，然后由于環境的影響，電路板的介電常數在4~5之間變化，那由于長度差別引起的skew則有500ps，增加了skew的不確定性。

10給到各個ADC和邏輯器件的DeviceClock和SYSREF是否需要等長？

答：從標準上來看的話，Device Clock和SYSREF的skew可以有6ns，如果板材是FR4的話，則差不多對應84cm的長度差。但是，個人感覺，能等長的時候，就盡量等長吧。

審核編輯：劉清