一本Verilog HDL代碼對應電路的書，助你快速編寫可綜合模型
有很多朋友在后臺咨詢怎么在編寫Verilog HDL代碼的同時“腦中有電路”，今天推薦一本圖書《Verilog HDL綜合實用教程》（英文-Verilog HDL Synthesis A Practical Primer (J. Bhasker) ），我們先看下這本書的定位：
迅速開始編寫可綜合的Verilog模型。
獲悉哪些語言結構可用于綜合，這些結構如何映射成硬件，以得到所期望的邏輯電路。
學習如何避免功能的不匹配。
立即開始使用許多常用的硬件元件模型，或針對應用稍作修改后為己所用。
作者也是一位大佬：
J.Bhasker 是IEEE PAR 1364.1 Verilog Synthesis Interoperability Working Group(Verilog SIWG)的主席，該組織致力于建立用于RTL綜合的Verilog標準化子集。他是貝爾實驗室所開發的ArchSyn綜合系統的主要設計者之一。他曾為AT&T和Lucent的許多設計師講授Verilog HDL語言和Verilog HDL綜合課程。他還著有另外一本暢銷書“A Verilog HDL Primer”（文末也會提供）。
就不過多的進行介紹了，主要是內容我給大家截幾張圖片看下：
書中基本所有的代碼都有相應的電路，這種從代碼到電路的映射，會逐漸在你腦海里形成一個“習慣”，以后你再寫代碼的時候會逐漸在腦海中有這種電路。
審核編輯 ：李倩
聲明：本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人，不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用，如有內容侵權或者其他違規問題，請聯系本站處理。
舉報投訴
-
Verilog
+關注
關注
28文章
1351瀏覽量
110387 -
模型
+關注
關注
1文章
3303瀏覽量
49216
原文標題：一本Verilog HDL代碼對應電路的書，助你快速編寫可綜合模型
文章出處：【微信號：Open_FPGA，微信公眾號：OpenFPGA】歡迎添加關注！文章轉載請注明出處。
發布評論請先 登錄
相關推薦
Verilog 與 ASIC 設計的關系 Verilog 代碼優化技巧
Circuit，專用集成電路）設計是一個復雜的過程，涉及到邏輯設計、綜合、布局布線、物理驗證等多個環節。在這個過程中，Verilog被用來描述數字
Verilog與VHDL的比較 Verilog HDL編程技巧
Verilog 與 VHDL 比較 1. 語法和風格 Verilog ：Verilog 的語法更接近于 C 語言，對于有 C 語言背景的工程師來說，學習曲線較平緩。它支持結構化編程，代碼
數字系統設計與Verilog HDL
數字系統設計與Verilog HDL
1.兼職職位 ，不坐班，等待公司分配任務，時間自由
2.薪資： 200-5000不等可具體協商
3.要求:國內985/211院校在讀或畢業，或者國外前100的院校
4.英語水平:四級500+
發表于 11-06 17:57
Verilog HDL的基礎知識
本文繼續介紹Verilog HDL基礎知識，重點介紹賦值語句、阻塞與非阻塞、循環語句、同步與異步、函數與任務語法知識。
如何利用Verilog-A開發器件模型
如何用Verilog-A來開發器件模型在建模領域將尤為重要。今天就來以簡單的例子來介紹如何開發一個Verilog-A Model。
怎么樣提高verilog代碼編寫水平？
？
A：以下是一些提高 Verilog 代碼編寫水平的自學方法：
深入學習基礎知識：重新鞏固數字電路的基本概念，如邏輯門、組合邏輯、時序邏輯
發表于 09-25 20:05
FPGA Verilog HDL代碼如何debug？
，共同進步。
歡迎加入FPGA技術微信交流群14群!
交流問題（一）
Q：Verilog代碼如何debug？最近學習fpga，寫了不少verilog，開始思考如何debug的問題！c語
發表于 09-24 19:16
FPGA Verilog HDL有什么奇技巧？
的話，仿真波形是z，雖然出結果時不影響，有沒有必要一開始的時候直接reg賦初值？在rtl文件里能不能使用initial賦初值，這樣的rtl代碼能否綜合？
A：在 Verilog 中，是
發表于 09-12 19:10
FPGA設計中 Verilog HDL實現基本的圖像濾波處理仿真
今天給大俠帶來FPGA設計中用Verilog HDL實現基本的圖像濾波處理仿真，話不多說，上貨。
1、用matlab代碼，準備好把圖片轉化成Vivado Simulator識別的格式，即每行
發表于 05-20 16:44
FPGA入門必備：Testbench仿真文件編寫實例詳解
在編寫完HDL代碼后，往往需要通過仿真軟件Modelsim或者Vivadao自帶的仿真功能對HDL代碼功能進行驗證，此時我們需要
發表于 04-29 10:43
?2270次閱讀
有什么好用的verilog HDL編輯工具可用？
有什么好用的verilog HDL編輯工具可用？最好能集成實時的verilog HDL語法檢測、自定義模塊識別觸發等功能，最好能夠免費；
發表于 04-28 11:00
verilog function函數的用法
Verilog 是一種硬件描述語言 (HDL)，主要用于描述數字電子電路的行為和結構。在 Verilog 中，函數 (Function) 是
工商網監
評論