引言

??本文主要介紹了亞穩(wěn)態(tài)的分析與處理。

一、亞穩(wěn)態(tài)的相關(guān)概念

??亞穩(wěn)態(tài)（Metastability）是指 D 觸發(fā)器無法在某個規(guī)定的時間段內(nèi)（決斷時間）達到一個可確認的狀態(tài)（0 或 1），進而處于一個振蕩的不確定狀態(tài)。

??亞穩(wěn)態(tài)的具體表現(xiàn)是當一個 D 觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平（不確定是 0 還是 1），也無法預測何時輸出才能夠穩(wěn)定下來（通常情況下，一個時鐘、或者兩個時鐘的時間之內(nèi)可以返回穩(wěn)態(tài)）。在這個達到穩(wěn)定之前的時間內(nèi)，D 觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，或者可能會沿著信號通道上的各個 D 觸發(fā)器級聯(lián)式傳播下去，最終導致系統(tǒng)的崩潰。

??亞穩(wěn)態(tài)的產(chǎn)生原因是 D 觸發(fā)器的建立時間和保持時間在時鐘上升沿左右定義了一個時間窗口（亞穩(wěn)態(tài)窗口）（較新的邏輯器件會有較小的亞穩(wěn)態(tài)窗口），在這段時間內(nèi)，輸入信號和時鐘都應該保持不變。如果 D 觸發(fā)器的輸入數(shù)據(jù)在這個時間窗口內(nèi)發(fā)生變化（數(shù)據(jù)更新），那么就違反了建立時間和保持時間的要求，從而產(chǎn)生了時序違規(guī)（Timing Violation）。此時 D 觸發(fā)器內(nèi)部的一個節(jié)點（一個內(nèi)部節(jié)點或者要輸出到外部節(jié)點）可能會在一個電壓范圍內(nèi)浮動（徘徊在一個中間電平狀態(tài)），無法確定最終是穩(wěn)定在邏輯 0 或者是邏輯 1 的狀態(tài)，而在這段時間里，數(shù)據(jù)輸出端 Q 為毛刺、振蕩狀態(tài)，而不是等于數(shù)據(jù)輸入端 D 的值。

??亞穩(wěn)態(tài)的隨機輸出表現(xiàn)為 D 觸發(fā)器輸出端 Q 在時鐘上升沿之后，比較長的一段時間處于不確定的狀態(tài)，在這段時間里 Q 端在 0 和 1 之間處于振蕩狀態(tài)，而不是等于數(shù)據(jù)輸入端 D 的值，這段時間稱為決斷時間。經(jīng)過決斷時間之后 Q 端將穩(wěn)定為 0 或 1 ，但是具體是 0 或 1 卻是隨機的，與輸入沒有必然關(guān)聯(lián)。亞穩(wěn)態(tài)無法根除，但是可以減小亞穩(wěn)態(tài)發(fā)生的概率。

二、亞穩(wěn)態(tài)的解決方法

• 降低系統(tǒng)時鐘頻率；
• 提高時鐘信號邊沿變化速度（這個取決于晶振、器件、工藝等等）；
• 用反應更快的 DFF；
• 引入同步機制，防止亞穩(wěn)態(tài)的傳播；
• 相位控制技術(shù)，PLL 控制分頻與相位。

三、亞穩(wěn)態(tài)的解決案例

??對于以上的第 4 點，有多級 D 觸發(fā)器級聯(lián)處理方式（節(jié)拍），可對異步信號進行同步處理?？梢钥闯?，前面基于時鐘域 Clk_a 的信號發(fā)送過來，在基于時鐘域 Clk_b 的時鐘下進行采樣，可能會出現(xiàn)采樣時鐘上升沿剛好出現(xiàn)在數(shù)據(jù)變化的那一刻，于是，就會產(chǎn)生亞穩(wěn)態(tài)。

??當?shù)谝粋€寄存器發(fā)生亞穩(wěn)態(tài)后，經(jīng)過 Tmet 的振蕩穩(wěn)定后，第二級、或者第三級寄存器就能采集到一個穩(wěn)定的值，避免了亞穩(wěn)態(tài)跟隨著電路一直傳遞下去，從而最終導致的系統(tǒng)的崩潰。

打兩拍電路圖

打兩拍時序圖

打兩拍時序圖

四、亞穩(wěn)態(tài)的 Verilog 代碼（打兩拍、慢到快）

reg [1:0] signal_r; // 兩級緩沖器、兩級寄存器，打完兩拍之后，才可以進行組合邏輯的操作

always @(posedge clkb or negedge rst_n)begin
    if(!rst_n)
        signal_r <= 2'b00;
    else begin
        signal_r <= {signal_r[0], signal_in};//signal_in 是基于 clka 的
    end
end

assign  signal_out = signal_r[1];

五、亞穩(wěn)態(tài)的 Verilog 代碼（打兩拍、快到慢）

module Sync_Pulse(  // clka 下生成展寬信號，展寬信號同步到 clkb，再同步回 clka
 input  clka,
 input  clkb,
 input  rst_n,
 input  pulse_ina, // clka下的脈沖；
 output pulse_outb,// 上升沿檢測；
 output signal_outb// clkb下的脈沖；
);

reg signal_a;
reg [2:0] signal_b_r;
reg [1:0] signal_a_r;

//-------------------------------------------------------
// 在 clka 下，生成展寬信號 signal_a
always @(posedge clka or negedge rst_n)begin
    if(!rst_n)
        signal_a <= 1'b0;
    else if(pulse_ina)     // 檢測到輸入信號 pulse_ina 被拉高，則拉高 signal_a
        signal_a <= 1'b1;
    else if(signal_a_r[1]) // 檢測到反饋信號 signal_a_r[1] 被拉高，則拉低 signal_a
        signal_a <= 1'b0;
    else
        signal_a <= signal_a;
end
//-------------------------------------------------------
// 在 clkb 下打三拍，前兩個用于同步 signal_a，后一個用于生成脈沖信號、// 輸出信號
always @(posedge clkb or negedge rst_n)begin
    if(!rst_n)
        signal_b_r <= 3'b000;
    else
        signal_b_r <= {signal_b_r[1:0], signal_a};
end
assign pulse_outb = ~signal_b_r[2] & signal_b_r[1];// 判斷上升沿；
assign signal_outb = signal_b_r[2];
// 不需要用到跳變沿的來自同一時鐘域的輸入，沒有必要對信號進行寄存；
// 需要用到跳變沿的來自同一時鐘域的輸入，寄存一次即可；
// 需要用到跳變沿的來自不同時鐘域的輸入，需要用到 3 個觸發(fā)器，前兩個用// 于同步，第 3 個觸發(fā)器的輸出和第 2 個的輸出經(jīng)過邏輯門來判斷跳變沿。
//-------------------------------------------------------
// 在 clka 下打兩拍，采集 signal_b_r[2]，生成 signal_a_r[1] 用于反饋拉// 低 signal_a
always @(posedge clka or negedge rst_n)begin
    if(!rst_n)begin
        signal_a_r <= 2'b00;
    end
    else begin
        signal_a_r <= {signal_a_r[0], signal_b_r[2]};
    end
end

endmodule