本篇文章將講述如何在Cadence IC中使用ADE GXL對(duì)電路進(jìn)行優(yōu)化設(shè)計(jì)。

按照慣例，首先講述一下大致的操作流程：

1. 繪制電路并進(jìn)行初始仿真
2. 選擇要優(yōu)化的參數(shù)和目標(biāo)
3. 優(yōu)化完成后更新參數(shù)再次仿真

詳細(xì)步驟

這次優(yōu)化的例子是一個(gè)阻抗匹配電路，50Ω到100Ω，用電感和電容網(wǎng)絡(luò)進(jìn)行匹配。

使用analogLib中的元件搭建電路圖，兩個(gè)PORT的阻抗分別設(shè)置為50Ω和100Ω，匹配網(wǎng)絡(luò)的具體參數(shù)如下：

初始電路（未匹配）

運(yùn)行仿真（Launch>ADE L），運(yùn)行S參數(shù)仿真，頻率為100M-500M，僅查看S11參數(shù)，設(shè)置如下（注意保存仿真設(shè)置）：

仿真設(shè)置

運(yùn)行仿真后發(fā)現(xiàn)S11在部分范圍大于-10dB，說明匹配效果不好（這里以小于-10dB表示匹配良好），需要修改參數(shù)。

初始電路仿真后的S11

要對(duì)電路進(jìn)行優(yōu)化，在原理圖編輯窗口中打開ADE GXL。

打開ADE GXL

打開后顯示歡迎界面，在Outputs處點(diǎn)擊鏈接以打開Outputs Setup標(biāo)簽。之后添加Tests。

添加Tests

在ADE L窗口中加載剛才保存的仿真設(shè)置，Outputs Setup標(biāo)簽自動(dòng)添加優(yōu)化目標(biāo)參數(shù)。

添加優(yōu)化目標(biāo)參數(shù)

接下來需要設(shè)置優(yōu)化目標(biāo)參數(shù)的目標(biāo)值，在Details欄中修改剛剛導(dǎo)入的目標(biāo)參數(shù)為ymax(db(spm('sp 1 1)))，這是因?yàn)槟繕?biāo)參數(shù)不能是波形，必須是點(diǎn)，所以修改為S11的最大值，在spec欄中選擇<-10，Weight表示權(quán)重，這里填寫1.這些設(shè)置表示優(yōu)化目標(biāo)是 S11的最大值小于-10dB。

設(shè)置優(yōu)化目標(biāo)

通過上圖所示標(biāo)號(hào)4添加要優(yōu)化的元件參數(shù)。

創(chuàng)建參數(shù)

設(shè)置參數(shù)的范圍

修改參數(shù)的范圍

選擇Global Optimization，設(shè)置參考態(tài)。對(duì)電路進(jìn)行優(yōu)化需要設(shè)置一個(gè)參考態(tài)，目的是給優(yōu)化提供一個(gè)起始狀態(tài)。

設(shè)置參考態(tài)

點(diǎn)擊綠色按鈕運(yùn)行優(yōu)化，當(dāng)達(dá)到要求后會(huì)自動(dòng)停止。

優(yōu)化完成

可以右擊某一參數(shù)點(diǎn)擊Backannotate將參數(shù)值返回到原理圖。

優(yōu)化后的電路

對(duì)優(yōu)化后的電路進(jìn)行仿真，發(fā)現(xiàn)達(dá)到要求（在目標(biāo)頻段內(nèi)均小于-10dB）。

最終仿真結(jié)果

說明：

1. 本例子在Cadence IC618上完成，不同版本可能有差異。
2. 電路優(yōu)化過程相比ADS比較慢。