1. RFSoC

Xilinx最新一代UltraScale+ FPGA ^[1]^ 將RF AD/DA、SerDes等系統完美集成在一顆芯片打造出了一個全方位的通信鏈，其中RFSoC可以支持5G無線網絡，電纜訪問遠程物理節點和電子戰/雷達系統，還可以應用于測試和測量，衛星通信，軍用無線通等。

該RFSoC具有如下特性：

8個4GSPS 或16個2GSPS 12位ADC；

8-16個6.4GSPS 14位DAC。

RFSoC輸入頻率達到GHz且位數大于12位，架構上采時鐘直接采樣的方式，采樣后的數據送到數字進行處理，這對采樣時鐘噪聲性能提出了非常高的要求。2018年Xilinx發表在ISSCC會議上的關于PLL的paper ^[2]^ 正是應用于該RFSoC。

該PLL在6.25GHz頻率下的RMS Jitter為54fs @ 10k~10MHz積分區間。論文核心內容僅有不到一面A4紙，每句話都值得我們細細品味。下面章節將結合該論文逐一展開PLL的噪聲優化技術。

2. Xilinx****噪聲優化技術

**2.1 PLL **參數

參考頻率：500MHz；輸出頻率：7.414GHz；6.25GHz RMS Jitter：54fs @ 10kHz10MHz積分區間；工藝：16nm FinFET；功耗：45mW @ 12.5GHz；面積：0.35 mm^2^。

**2.2 **帶內噪聲的優化

PLL參考頻率為500MHz，帶寬可以做的很高，原則上50MHz以內都合理，但帶寬過高對帶內噪聲是不利的，過低對VCO噪聲不利，折中考慮，我個人猜測帶寬應該在5~10MHz左右。文中也提到高帶寬下要想做低噪聲，帶內噪聲（如PFD/CP/FBCLK/REFCLK）必須要很低。

噪聲來自電平翻轉的不確定性，在閾值電壓附近，停留的時間越短噪聲越小。因此為了降低PFD和DIVIDER等CMOS電路的Jitter，需要盡量把上升/下降沿做shaper，如小于10ps；PFD消死區時間小于40ps。

Xilinx在2019年ISSCC上的報告 ^[3]^ 指出CMOS電路邊沿做Sharp后噪聲優化了11dB，如圖1所示。

Fig1. 邊沿sharp后對帶內噪聲的影響

2.3 CP****的噪聲優化

CP電路輸出級采用18個slices并聯的方式，實現了大電流且電流可調，大的動態范圍，降低了噪聲；自偏置電流源使up/dn電流失配小于1%；CP鏡像電流源尺寸為輸出級slices的4倍，保證了較好的matching和jitter；PMOS電流鏡柵源增加RC濾波，減小了輸出噪聲；輸出級增加單位增益放大器，減小了動態電流失配；上下電流源采用stack結構提高了輸出阻抗并降低了噪聲。

2.4 LPF****的噪聲優化

電阻熱噪聲與阻值成正比，因此在保證環路穩定的前提下濾波電阻應盡量小；電容漏電會引入spur，為減小漏電濾波電容采用MOM電容。

**2.5 **基準源的優化

LDO參考電壓來自bandgap，為了減小bandgap和LDO本身引入的噪聲，通路上增加了兩個大的RC濾波，其中LDO功率管柵端濾波電阻（為減小面積該電阻由亞閾值管實現）高達幾M Ohm，帶寬小于10kHz。

2.6 LCVCO****的優化

16nm FinFET工藝中PMOS管的flicker noise遠大于NMOS，為減小噪聲，LCVCO有源器件采用全NMOS實現，與CP電路類似采用了stack結構，提高了輸出阻抗，進一步減小了噪聲。

電容陣列由MOM電容，一個NMOS開關（M1），兩個stack結構的NMOS pull devices和一個反相器組成，如圖2所示。該結構可保證電容陣列在on狀態下A，B點拉低，off狀態下A，B點拉高，提高了on/off狀態下電容陣列的Q值，優化了LCVCO相位噪聲。

溫度補償電壓Vte經RC濾波接到varactor電容，減小了噪聲，其中Vte具有正溫度系數，用于補償LCVCO高溫下頻帶的下移。

電感的Q值越大，相位噪聲越好，一般電感的Q值在13左右，這里電感Q 值要求大于17，有可能采用平面螺旋結構，因為平面螺旋結構Q值一般大于堆疊結構。電容陣列的引入，可使得tuningvaractor電容變小，提高了LCVCO的相位噪聲。

Fig2. LCVCO及LDO電路

**2.7 **電源和地的隔離

前面介紹為了提高數字電路噪聲性能，將數字邊沿做的更shape，使得模擬電路更易受到干擾，電路設計時CP，LPF，VCO中的NMOS采用deepnwell器件，電源也要與數字電源分開，這三個模塊采用LDO供電，這樣模擬、數字電源和地完全隔離，減小模擬、數字電路襯底和電源的相互干擾。

2.8 layout****布局

電容陣列采用圖2所示帶有二進制權重且上下對稱的局部布局方式；電感線圈周邊插入電源到地的decap電容且LCVCO遠離數字模塊的整體布局方式。

**3. **其他噪聲優化技術

文獻[4]和[5]分別為Xilinx和Samsung近兩年發表的paper，文獻[4]給出的Sampling Phase Detector(SPD) PLL結構如圖3所示。引入SPD前后測試結果如圖4所示，可見采用SPD技術PLL在9GHz和18GHz頻點下RMS Jitter分別提高了200fs和230fs @ 1kHz~100MHz積分區間。

Fig3. SPD PLL結構

Fig4. 引入SPD前后測試結果 @ 9GHz, 18GHz

文獻[5]采用Digital-to-Time Convert(DTC)-basedsampling analog pll結構，該結構同樣也采用了SPD技術，除此以外Samsung還采用了DTC增益校準，DCC校準，reference clock doubler，LMS算法，Sigma-Delta等技術，在6.33GHz頻率下將 RMS Jitter做到了75fs @ 10kHz~10MHz積分區間，該PLL可用于最新的5G蜂窩移動通信。

Fig5. DTC-basedfractional-N pll