在工作中會遇到不少建立模型，建立頂層仿真并在后期進行驗證的工作。應版主把個人零星的一些感受總結一下。

主要工作角色還是模擬設計工程師，日常負責的也主要是模擬模塊的設計。因此建模使用的比較多的還是Verilog和VerilogA。會寫一些數字模塊作為輔助。數字域和模擬域通常是嚴格分離的。

真正的VerilogAMS混合信號的模塊幾乎沒有。SystemVerilog，UVM之類的技術似乎更加偏向數字領域。看過EENET實現的一些模擬模型。 感覺就是：我的天啊

數字行為模型用于描述數字電路；以及模擬電路的功能，如使用wreal或者System Verilog。

宏模型用于簡化模塊，描述模擬電路的功能和性能。實踐中設計者多使用VerilogA。有時候提供spice類的模型。

微模型從器件層次描述單元的功能和性能。基本上都是使用spice/spectre模型。

使用數字行為模型，進行基本的功能驗證。

使用宏模型和微模型進行性能驗證。

使用混合信號模型搭建測試仿真平臺。

客戶需要的模型多種多樣。基本是從IC設計中的模型轉化而來。

這里只涉及芯片設計階段的仿真驗證。

數字行為模型的仿真驗證一般在設計初期進行，通常只用于驗證系統功能，提高驗證覆蓋率。而且有待于后期使用混合信號仿真進一步驗證。

數模混合模型的仿真驗證在設計中與電路設計同步進行。可以使用數字頂層的架構，有利于批量仿真進行功能驗證。缺點是配置復雜，模擬電路設計師對數字的設置和配置可能不是很熟悉。

如果采用模擬頂層的方式優點是直觀，便于電路的調試，內部修改比較容易。缺點是批量仿真比較難，需要額外的仿真測試平臺模型支持。

全模擬仿真，在頂層使用微模型進行仿真。最耗時間也最能夠體現真實的功能和性能。通常這里最能夠體現實際問題。

仿真驗證流程如上圖。大致思路是：模型先于電路；模型和電路要互相對比驗證；模型要體現電路的實現方法；多次迭代進行。

搭建任何一種模型都對工程師的能力有相應的要求。能力不足可能寫出錯誤的模型，或者掩蓋了真實的問題，或者消耗過多的設計時間。

采用任何一種建模方式都意味著額外的設計時間。在消耗的時間和不使用這種技術帶來的風險之間要權衡利弊。并不是使用了越多的技術就能帶來越好的結果。

模型和電路要迭代對比驗證。模型要反映電路的實際實現方法。

選擇了一種建模技術后，要考慮可復用性。盡量在模塊階段搭建可復用的模型，為將來的/其他人的項目節省時間。