為了適應AI市場的需求，新一代HBM4存儲預計將發生多項重大變革，其中最為關鍵的便是內存堆棧鏈接接口標準將由原有的1024比特擴充至2048比特。這意味著HBM4內存堆棧鏈接將需要更為先進的封裝技術來容納超寬的接口。

在近期舉行的2024年歐洲技術研討會上，臺積電透露了即將用于HBM4制造的基礎芯片的部分新信息。據悉，未來HBM4將采用邏輯制程生產，而臺積電計劃利用其N12和N5制程的改良版來完成這一任務。相比之下，存儲供應商目前尚無經濟有效地生產此類先進基礎芯片的能力，因此這一進展有望讓臺積電在HBM4制造領域占據優勢。

據報道，臺積電計劃在首批HBM4生產中采用N12FFC+和N5兩種制程技術。臺積電設計與技術平臺高級總監表示，正與主要HBM存儲合作伙伴（如美光、三星、SK海力士）共同努力，實現在先進節點上對HBM4的全堆棧集成。其中，N12FFC+制程生產的基礎芯片具備成本效益，而N5制程技術生產的基礎芯片則能滿足HBM4的性能需求，同時提供更優的功耗表現。

此外，臺積電還在研究如何通過CoWoS-L和CoWoS-R先進封裝優化HBM4，以實現超過2000個互連的接口，從而提高信號完整性。臺積電認為，N12FFC+制程非常適用于實現HBM4性能，使存儲供應商能夠構建出12層堆棧（48GB）和16層堆棧（64GB），每個堆棧帶寬均超過2TB/s。同時，臺積電還在探索通過CoWoS-L或CoWoS-R先進封裝技術構建系統級封裝（SiP），該技術可提供高達8倍標線尺寸的中介層，足以容納多達12個HBM4內存堆棧。據臺積電數據顯示，HBM4目前已能在14mA電流下達到6GT/s的數據傳輸速率。

至于N5制程，存儲制造商同樣可以選擇采用臺積電的N5制程來生產HBM4基礎芯片。N5制程生產的基礎芯片封裝更多邏輯，功耗更低，性能更強。尤其值得注意的是，這種先進制程技術可實現極小互連間距，約6~9微米，這將使N5基礎芯片與直接鍵合結合使用，使HBM4得以在邏輯芯片頂部進行3D堆棧。直接鍵合可帶來更高的內存性能，預計將極大提升AI及高性能計算（HPC）芯片所需的大容量帶寬。