電子發燒友網報道（文/黃晶晶）眼下各家存儲芯片廠商的HBM3E陸續量產，HBM4正在緊鑼密鼓地研發，從規格標準到工藝制程、封裝技術等都有所進展，原本SK海力士計劃2026年量產HBM4，不過最近有消息說提前到2025年。其他兩家三星電子和美光科技的HBM4的量產時間在2026年。英偉達、AMD等處理器大廠都規劃了HBM4與自家GPU結合的產品，HBM4將成為未來AI、HPC、數據中心等高性能應用至關重要的芯片。

行業標準制定中

近日，JEDEC固態技術協會發布的新聞稿表示，HBM4標準即將定稿，進一步提高數據處理速率，具有更高帶寬、更低功耗以及增加裸晶/堆棧的容量。這些進步對于需要高效處理大型數據集和復雜計算的應用至關重要，包括生成式人工智能(AI)、高性能計算、高端顯卡和服務器。 與HBM3相比，HBM4在每個堆棧中引入了兩倍的通道計數，具有更大的物理尺寸。為了支持設備兼容性，標準確保單個控制器可以同時處理HBM3和 HBM4。HBM4將指定24 Gb和32 Gb層，并提供支持4層、8層、12層和16層TSV堆棧的選項。該委員會初步同意最高6.4 Gbps的速度，并正在討論更高頻率的問題。 另外，韓媒報道還指出，JEDEC有望放寬對HBM4內存的高度限制。目前，HBM內存的最大DRAM堆疊層數為12層，允許的最大厚度為720微米。三星最近HBM3E 12H產品通過對NCF材料的優化，芯片之間的間隙已降低至7微米。若HBM4內存提升到16層，再加上凸塊厚度，傳統技術無法實現在720微米厚度下的16層堆疊。于是，據稱JEDEC主要參與方已同意放寬HBM4高度限制至775微米。這樣也可以為混合鍵合HBM內存的商業化留出更多時間。 下圖左邊為SK海力士從HBM3開始采用的先進大規模回流成型底部填充 (MR-MUF) 工藝，右邊為Cu-to-Cu（Copper-to-Copper, 銅-銅）鍵合封裝工藝，是一種混合鍵合方法，可在完全不使用凸塊的情況下將間距縮小至10微米及以下。混合鍵合技術可以進一步縮小間距，同時作為一種無間隙鍵合（Gapless Bonding）技術，在芯片堆疊時不使用焊接凸塊（Solder Bump），因此在封裝高度上更具優勢，是目前各家存儲芯片廠商重點開發的技術。

圖源：SK海力士

HBM4制程工藝與性能

HBM的制程工藝方面，SK海力士在HBM3E內存上使用第五代10納米級1β制程技術，在2024年度IEEE IMW國際存儲研討會上，SK海力士表示計劃使用第六代10納米級的1-γ制程技術的32Gb DRAM裸片構建HBM4E內存。至于HBM4內存，分析認為由于SK海力士將在2025年量產HBM4，比其他兩家要早，那時可能還是采用的第五代10納米級1β制程技術。另外，三星電子、美光科技也紛紛將使用第六代10納米級的1-γ制程技術用于HBM4內存。 結合正在制定的行業標準以及廠商信息，我們大致可以看到HBM4的一些特性。首先HBM4的接口將采用2048位，比HBM3E的1024位高出一倍。HBM4的帶寬在2TB/s或以上，HBM3E的帶寬最高可達1.2TB/s。另外，SK海力士技術人員Kim Kwi Wook表示，HBM4E內存可較HBM4在帶寬上提升40%、密度提升30%，同時能效也提高30%。堆疊層數和容量上，HBM4采用32Gb DRAM顆粒，12層堆疊達到48GB容量，高至16層可達到64GB，HBM3E采用24Gb DRAM顆粒，8層堆疊為24GB容量，最高12層，36GB容量。今年6月，NVIDIA 宣布下一代Rubin GPU將配備8個HBM4，Rubin Ultra GPU將配備12個HBM4芯片，其總內存容量將顯著提升。

邏輯芯片、3D堆疊封裝工藝更新

三星電子最近介紹了HBM與定制邏輯芯片進行3D堆疊的方案，是將HBM直接安裝在系統芯片上，可省去中間件和基板，大幅減少功耗和面積。SK海力士也在考慮HBM4直接堆疊在GPU上的方案。這是除HBM堆疊在GPU芯片旁這種較成熟的方案之外的另一個可能性。 對于邏輯芯片，它是DRAM 堆棧的控制單元，也負責通過互連層與處理器上的內存接口通信，也是 HBM 內存的重要組成部分。由于HBM4的邏輯芯片需要支持更多的信號引腳、更大的數據帶寬和承載部分客戶定制功能，因此存儲廠商開始選擇與邏輯晶圓廠合作，用邏輯半導體工藝生產HBM4的邏輯芯片。 目前的消息顯示三星將采用自家的4nm制程生產，該制程的良率已經超過70%。三星已經將晶圓代工部門員工派往HBM開發團隊，通過內存部門和代工部門的緊密合作，從邏輯裸晶的設計階段尋求優化，以最大限度地提高HBM4芯片的性能和功耗水平。 SK海力士則在今年4月與臺積電簽署諒解備忘錄，合作生產HBM4。SK海力士表示，以往的HBM產品，包括HBM3E（第五代HBM產品）都是基于公司自身制程工藝制造了基礎裸片（也就是邏輯芯片），但從HBM4產品開始計劃采用臺積電的先進邏輯（Logic）工藝。若在基礎裸片采用超細微工藝可以增加更多的功能。由此，公司計劃生產在性能和功效等方面更廣的滿足客戶需求的定制化（Customized）HBM產品。 與此同時，雙方將協力優化SK海力士的HBM產品和臺積電的CoWoS技術融合，共同應對HBM相關客戶的要求。 臺積電在2024年的技術研討會上展示了兩款HBM4基礎裸片，分別是N12FFC+和N5制程技術，其中N5版相較于N12FFC+版面積更小，性能更高，功耗更低，支持6~9μm級別的互聯間距，并能實現與邏輯處理器的3D垂直集成，有望大幅提升HPC和AI芯片的內存帶寬。那么SK海力士HBM4的邏輯芯片極有可能采用臺積電的5nm制程工藝。 同時，韓媒消息稱，SK海力士已向全球第二大封測廠Amkor協商供應硅中介層樣品。SK海力士將自己生產的HBM和硅中介層等發送給Amkor，由Amko將把它們與英偉達等客戶的GPU組裝成AI加速器。 混合鍵合仍面臨良率不佳的問題，因此SK海力士技術人員Kim Kwi Wook表示HBM4產品中采用混合鍵合的可能性不大。不過，為了降低晶圓堆疊的厚度，畢竟現在HBM芯片標準厚度為720um，如果要堆疊更多晶圓，晶圓減薄、銅-銅鍵合封裝等都是關鍵技術。

小結：

AI熱度當前，英偉達、AMD等廠商對HBM的需求不減，HBM迭代頻率在加快。隨著行業標準的正式定稿，以及存儲廠商HBM4新規格的發布，我們將進入HBM4的世代。