LVDS的GCLK接收方案-v1
在易靈思的器件上接收LVDS一般采用PLL接收，通過PLL產生兩個時鐘，一個是fast_clk，一個是slow_clk,分別用于處理串行數據和并行數據。
但是如果LVDS的速率比較低時，另外想通過去掉PLL來節省功耗時，也可以直接用lvds_rx_clk直接走GCLK的方式來處理。下面我們來說明一下：
硬件環境如下：
打開interface在里面設置LVDS
LVDS的時鐘接收Connection Type選擇gclk。
對于數據設置串化因子為2，并輸入Parallel Clock名字為上面定義的時鐘。
在一切都設置好之后需要生成約束。但是會報以下錯誤。
但是解決辦法是有的。在工程目錄下新建pt_rule.ini文件，輸入lvds_rule_rx_pll_refclk,再次生成結束可以正常。
另外注意在發送過程中發送的數據存在高低位需要順序取反的問題。
程序框圖如下：
聲明：本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人，不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用，如有內容侵權或者其他違規問題，請聯系本站處理。
舉報投訴
-
FPGA
+關注
關注
1630文章
21796瀏覽量
605987 -
lvds
+關注
關注
2文章
1045瀏覽量
66009 -
易靈思
+關注
關注
5文章
48瀏覽量
4937
發布評論請先 登錄
相關推薦
Freescale V1 ColdFire處理器
Freescale V1 ColdFire處理器,在Cyclone III FPGA上通過FPGA結構來實現V1 ColdFire內核，拓展了ColdFire在新領域的應用優勢
發表于 11-30 16:39
?1696次閱讀
請問有辦法將LVDS時鐘信號應用于GCLK時鐘輸入嗎？
嗨，是否有可能以某種方式將LVDS時鐘信號應用于GCLK時鐘輸入？以上來自于谷歌翻譯以下為原文Hi, is it possible to apply LVDS clock signals to the
發表于 06-25 07:17
Arm Neoverse V1 PMU指南
本文檔描述了不同性能監視器單元（PMU）事件的行為在Neoverse V1。
Neoverse V1有六個可編程的32位計數器（計數器0-5），每個計數器計數器可以編程為在本文檔中描述的PMU
發表于 08-09 07:30
基于串口通訊的打包數據的接收方案
串口通訊是上微機與下微機通訊過程中一個較為常見的問題。本文提出了一個串口通訊中打包數據的接收方案，并用VB 語言對此方案進行了實現。經過實際測試，該方案不僅能滿
發表于 09-17 10:47
?51次下載
HAPS通信中基于MIMO的信號協作接收方案性能分析
分析了在HAPS中應用協作通信的需求，研究了HAPS通信信道在不同仰角區域的特性，在此基礎上提出一種HAPS通信中基于MIMO的信號協作接收方案，并在不同仰角區域中對該協作接收方案進行
發表于 01-10 16:45
?18次下載
淺談LVDS-V1
這里以鈦金的LVDS為例。 LVDS RX 時鐘選擇 LVDS時鐘的接收要連接名字為GPIOx_P_y_PLLINz名字的差分對，這樣的管腳直接驅動PLL，產生
工商網監
評論