隨著芯片設計越來越復雜，功耗問題越來越成為首要問題，單純的單時鐘芯片已經是一種奢望，大部分芯片都會由多個甚至幾十上百個異步時鐘驅動。只要有多個時鐘，就會碰到跨時鐘域(Clock Domain Crossing, CDC)信號處理的問題，那么首先要考慮的就是亞穩態。

1. 亞穩態

1.1 什么是亞穩態

亞穩態是指在設計的正常運行過程中，信號在一定時間內不能達到穩定的0或者1的現象。在多時鐘設計中，亞穩態是不可避免的，我們可以減少亞穩態發生和傳播，消除亞穩態的有害影響。下面是一個亞穩態的例子：

上圖顯示了當在一個時鐘域(aclk)中生成的信號adat被送到了另一個時鐘域(bclk)中采樣，由于采樣時間太靠近第二個時鐘的上升沿時，發生的同步失敗。同步失敗是由于輸出bdat1變為亞穩態，而在bdat1再次被采樣時沒有收斂到合法的穩定狀態。

1.2 為什么會產生亞穩態

存儲元件如交叉耦合反相器、SR鎖存器、D鎖存器和D觸發器等都有兩個穩定的狀態，即0和1，也就是能存儲0和1這兩個狀態。亞穩態就是既不是0又不是1的狀態，或者說可能0也可能是1，不能確切知道它的狀態。為什么會出現亞穩態呢？這是因為我們在分析元器件時，是把元器件抽象為理想器件以簡化分析，但實際的元器件并不是理想的。比如對于一個理想的CMOS反相器的電平傳輸特性如下所示：

理想CMOS反相器的電平傳輸特性

可以看到，在0

這里理想化的是這個變化過程，剛好在V+/2這個點就能瞬時完成“突變”，界限十分分明。但是實際上不可能是這樣的，變化是有一個過程的，這種理想的器件現實世界是生產不出來的。實際的CMOS反相器電平傳輸特性如下：

實際CMOS反相器的電平傳輸特性

可以看到:

在0

在VIH

在VIL

如果后一級的判斷電路把低于VOL的電壓判斷為0，把高于VOH的電壓判斷為1，那么在輸入為VIL~VIH這個范圍的電壓產生的VOUT后一級的電路就不能判斷當前是0還是1，有可能是0，也有可能是1，不能準確預測它的輸出。

補充一下，數字化電路都是二值化的，只有0和1，理想情況下，如果輸入電壓高于Vth那么就是1，如果低于VH就是0，Vth叫做判斷閾值。但是實際情況往往不是這樣的，沒有一個點來作為分界線，實際的電路做不出來。實際上是高于VH才算1， 低于VL才算0, VH>VL，也就是說高閾值VH和低閾值VL之間是有一段距離的。

結合上面的分析，我們很容易就知道，數字信號跳變，0->1 或者 1->0，對應的是電壓的變化，實際情況下，這個變化需要時間的。如果輸入信號剛好在寄存器不能判斷的區間（VL~VH），那么，輸出就不能判斷是0還是1，也就是亞穩態。

也就是說當輸入數據不滿足寄存器的建立時間或者保持時間的時候，寄存器就很可能捕捉到輸入數據的電平在未定義的電平區間，輸出處于亞穩態。

這里的建立時間和保持時間，就可以粗略的看作電壓變化到VL或者VH所需要的時間。

不是每個違反寄存器建立保持時間的信號翻轉都會導致亞穩態。一個寄存器進入亞穩態和從亞穩態進入穩態的時間依賴于制造商的制造工藝和使用環境。大部分情況下，寄存器會很快的進入一個定義的穩態中。

1.3 亞穩態的危害

由于亞穩態的輸出在穩定下來之前可能是毛刺、振蕩、固定的某一電壓值，因此亞穩態除了導致邏輯誤判之外，輸出0～1之間的中間電壓值還會使下一級產生亞穩態（即導致亞穩態的傳播）。邏輯誤判有可能通過電路的特殊設計減輕危害（如異步FIFO中Gray碼計數器的作用），而亞穩態的傳播則擴大了故障面，難以處理。

電平信號的邏輯誤判一般只會對電路造成幾個時鐘的延時，后面還會穩定在需要的電平，不會造成邏輯錯誤。

亞穩態信號的穩定時間通常比一個時鐘周期要短得多，一般情況下不會超過一個或者兩個周期， 這取決于觸發器的性能。如果亞穩態超過一個或者兩個周期，那么就會被下一個觸發器采樣到，這樣就會造成亞穩態的傳播。如下圖所示

上圖中，bdat1的亞穩態在下一個時鐘沿還沒有穩定，就造成了亞穩態的傳播。這里可以選擇更快的觸發器，減少亞穩態收斂的時間。

1.4 亞穩態的量化公式

由于我們不能完全消除亞穩態問題，因此必須做好解決問題的準備。為此，設計人員采用平均故障間隔時間 (MTBF：mean-time-between-failure) 這個指標來估算從問題出現并導致故障的兩個事件間的平均時間。MTBF 值越高，就說明設計的穩定性越高。如果發生了“故障”，只是說明沒有解決亞穩態問題，而并不是系統本身真的出現了故障。我們可用以下方程式計算出寄存器的 MTBF：

公式中，C1 和 C2 代表寄存器技術相關常數，tMET 代表亞穩態的穩定時間。

C2是器件相關的常數，器件的建立時間和保持時間越小，C2越小，MTBF就越大。所以可以通過選擇更快的觸發器，來減少亞穩態發生的概率。

不考慮器件本身的影響，對同一個觸發器，MTBF可以簡化為：

可以看到，數據變化頻率越小，采樣時鐘越低，MTBF越大。

公式的推導這里就不詳細論述了。

1.5 減少亞穩態的方法

亞穩態是不可避免的，這是器件的固有屬性，并沒有理想器件。但是我們可以減少亞穩態的發生和傳播，避免亞穩態帶來的消極影響。只要遵循一定的規則，即使如CPU/GPU這些超級規模的芯片，都能做到Zero-bug。

減少亞穩態的方法有以下幾種：

1. 使用同步器：也就是我們常用的2級或者多級FF打拍的方法;同步器后面會專門論述；
2. 降低頻率：如果能滿足功能要求，那么降低頻率能夠減少亞穩態的產生;
3. 避免變化過快或者過于頻繁的信號進行跨時鐘采樣；
4. 采用更快的觸發器：更快的觸發器，也可以減少亞穩態的產生。

從上面幾條可以看到，在RTL設計中比較常用的是使用同步器。

2. 同步器

當信號跨時鐘域時候，最容易忽視的一個問題是，這個信號需要每個時鐘都被采樣，不能漏掉每一個值嗎？這是新手最容易忽視的一個問題。

信號跨時鐘邊界，一般有兩種場景：

1. 信號跨時鐘邊界，可以漏掉某些值；
2. 信號跨時鐘邊界，不能漏掉任何值。

大部分都是第一種場景，忽略這個問題的大部分也是默認是第一種場景。比如一個enable信號，跨時鐘后，在另外一個時鐘域中，是第5個cycle生效還是第6個cycle生效，其實我們并不關心。幾個cycle的延時，在大部分跨時鐘域的設計中，并沒有影響。

當然還是有第二種場景的存在，比如一個連續計數的counter值，需要跨時鐘域，那么在另外一個時鐘中就不能漏掉值，否則功能就不正常了。這種情況需要考慮的是，為什么需要把這種信號跨時鐘，能否在目標時鐘域來進行計數。如果一定要使用這種信號，那么就需要進行握手的設計，來保證目標時鐘域不漏掉任何值。

2.1 兩級觸發同步器

最簡單和最常用的同步器就是兩級FF同步器，如下圖所示：

如圖所示，bclk的第一級FF輸出發生亞穩態，亞穩態維持了一個周期，并在下一個時鐘上升沿穩定，被識別為高，這樣第二級的FF就能正確的將adat采樣到了bq2_dat。但是另外兩種種可能：

1. 如果亞穩態維持的時間不止一個周期，在下一個時鐘上升沿沒有穩定，那么第二級的FF就也會進入亞穩態。那么這種情況的概率是多少呢？就是我們上面描述的1/MTBF。
2. 第一級的亞穩態在下一個時鐘上升沿穩定，但是被識別為0，那么第二級的FF輸出bq2_dat就是0，說明信號跨時鐘采樣失敗。但是這種情況不會造成亞穩態的傳播，也就是不會影響后面的設計。針對這種情況，我們一般會改變設計，不會讓快時鐘域的單cycle脈沖，跨時鐘到慢的時鐘內采樣。

那么第一種情況發生的概率或者說MTBF是多少呢？有文獻給出的數據：對于一個采樣頻率為200Mhz的系統，不做同步MTBF是2.5us，一級DFF同步的MTBF大概是23年，兩級DFF同步的大約MTBF大概是640年；雖然不同設計不同工藝的MTBF有些區別，但是對大部分設計來說，兩級FF同步器足夠了。

2.3 三級或多級同步器

在高速，超高速設計中，兩級的MTBF可能還不夠；或者針對重點信號，為了保險會采樣三級或多級同步器。注意，2級FF和3級FF的MTBF計算公式如下：

可以看到，3級FF的MTBF是2級FF的MTBF的=7倍。

一般情況下，2級FF的同步器都是足夠的。但是要注意的是MTBF不可能是無窮大，也就是說亞穩態發生的概率（1/MTBF）不可能是0，所以即使用一萬級的FF來做同步，還是可能會發生亞穩態。但是，工程設計不可能因噎廢食，只要能保證使用中發生的概率足夠小就可以了。

2.3 同步器的輸入：源時鐘寄存

采用同步器還有另外一個要求：通常，需要跨時鐘的信號，需要在源時鐘域先經過一級FF進行寄存輸出。也就是說，跨時鐘信號必須是寄存器的輸出，中間不能有組合邏輯。還是剛才的電路，如果輸入不是寄存器的輸出，而是組合邏輯的輸出那么情況會是怎樣的呢？如下圖所示：

可以看到，adat是組合邏輯的輸出，變化的頻率更快了，根據MTBF公式：

數據變化太快，會減小MTBF，增加亞穩態發生的概率。如果adat是FF的輸出，那么根據FF的特性，輸出在一個時鐘周期內是不會改變的，數據的變化頻率不會超過時鐘頻率，這樣就能降低跨時鐘信號變化的頻率，減小亞穩態發生的概率，如下圖所示：

所以，在使用同步器同步信號時，要求輸入信號必須是源時鐘域的寄存輸出。

這一點是很容易犯錯和很多老手容易忘記的，只有理解了其中的原理，才能明白為什么要這么做，才會在使用的時候不會犯錯。

3. 后記

跨時鐘設計是芯片設計的最重要的主題，沒有之一。而亞穩態和同步器的理解，是跨時鐘設計的基礎之一，只有深入理解了亞穩態和同步器，才能深刻理解跨時鐘設計的一些方法。

版權聲明：

本文作者：烓圍瑋未。 主要從事ISP/MIPI/SOC/車規芯片設計

首發于知乎專欄：芯片設計進階之路

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