在現代高速數字電路的設計過程中，工程師總是不可避免的會與DDR或者DDR2，SDRAM打交道。DDR的工作頻率很高，因此，DDR的布線（或者Layout）也就成為了一個十分關鍵的問題，很多時候，DDR的布線直接影響著信號完整性。下面本文針對DDR的布線問題（Layout）進行討論。

信號引腳說明

VSS為數字地，VSSQ為信號地，若無特別說明，兩者是等效的。VDD為器件內核供電，VDDDQ為器件的DQ和I/O供電，若無特別說明，兩者是等效的。

對于DRAM來說，定義信號組如下：

數字信號組DQ，DQS，xDM，其中每個字節又是內部的一個信道Lane組，如DQ0~DQ7，DQS，LDM為一個信號組。

地址信號組：ADDRESS

命令信號組：CAS#，RAS#，WE#

控制信號組：CS#，CKE

時鐘信號組：CK，CK#

印制電路板疊層，PCB Stackups

推薦使用6層電路板，分布如下：

電路板的阻抗控制在50~60ohm

印制電路板的厚度選擇為1.57mm(62mil)

填充材料Prepreg厚度可變化范圍是4~6mil

電路板的填充材料的介電常數一般變化范圍是3.6~4.5，它的數值隨著頻率，溫度等因素變化。FR-4就是一種典型的介電材料，在100MHz時的平均介電常數為4.2。推薦使用FR-4作為PCB的填充材料，因為它便宜，更低的吸濕性能，更低的電導性。

一般來說，DQ，DQS和時鐘信號線選擇VSS作為參考平面，因為VSS比較穩定，不易受到干擾，地址/命令/控制信號線選擇VDD作為參考平面，因為這些信號線本身就含有噪聲。

電路板的可擴展性

根據JEDEC標準，不同容量的內存芯片一般引腳兼容，為了實現電路板的可擴展性，可以做如下處理，如128Mb與256Mb的兼容應用。

未用的DQ引腳

對于x16的DDR器件來說，未用的引腳要作一定的處理。例如x16的DDR來說，DQ15：DQ8未用，則處理如下，將相關的UDM/DQMH拉高用來屏蔽DQ線，DQ15：DQ8通過1~10k的電阻接地用來阻止迸發寫時的噪聲。

端接技術

串行端接，主要應用在負載DDR器件不大于4個的情況下。

對于雙向I/O信號來說，例如DQ，串行端接電阻Rs放置在走線的中間，用來抑制振鈴，過沖和下沖。

對于單向的信號來說，例如地址線，控制線，串行端接電阻放置在走線中間或者是信號的發送端，推薦放置在信號的發送端。

說明：DDR的CK與CK# 是差分信號，要用差分端接技術。

并行端接，主要應用在負載SDRAM器件大于4個，走線長度>2inch，或者通過仿真驗證需要并行端接的情況下。

并行端接電阻Rt取值大約為2Rs，Rs的取值范圍是10~33ohm，故Rt的取值范圍為22~66ohm。

如果有必要的話，所有DDR的數據，地址，命令，控制線都是SSTL_2接口，要使用single-ended Parallel Termination，如上圖。CKE也可以使用這種端接。

導線寬度和間距：

導線間距和導線寬度S1，S2，S3的定義如下：

S1表示同一信號組內兩相鄰導線之間的間距

S2表示不同信號組之間兩相鄰導線之間的間距

S3表示導線的寬度

導線寬度選擇為：

導線間距選擇：

幾點說明：

DQS一般布線的位置是數據信號組內同一信號組中DQ走線的中間，因此DQS與DQS之間的間距一般不提

DQS與時鐘信號線不相鄰

為了避免串擾，數據信號組與地址/命令/控制信號組之間的走線間距至少20mil，建議它們在不同的信號層走線

時鐘信號組走線盡量在內層，用來抑制EMI

導線走線長度

所有DDR的差分時鐘線CK與CK#必須在同一層布線，誤差+-20mil，最好在內層布線以抑制EMI。如果系統有多個DDR器件的話，要用阻值100~200ohm的電阻進行差分端接。

(1) 若時鐘線的分叉點到DDR器件的走線長度<1000mil，要使用100~120ohm的差分端接，如下圖：

(2) 若時鐘線的分叉點到DDR器件的走線長度>1000mil，要使用200~240ohm的電阻差分端接，因為兩個200~240ohm的電阻并聯值正好為100~120ohm。如下圖所示。

數據信號組的走線長度與時鐘信號線的誤差為+-500mil，組內同一信道的信號線走線誤差為+-50mil，從而可以得到，組內不同信道的走線誤差為+-1000mil，相同信道的DQS一般走線在DQ中間

地址線/命令/控制信號線與時鐘信號走線的誤差為+-400mil，組內走線誤差為+-50mil

所有信號的走線長度控制在2inch(5cm)最好

去耦電容

推薦使用低ESL(2nH)的電容，大小在0.01uF~0.22uF，其中0.01uF針對高頻，0.22uF針對低頻

建議使用鉭電容。相對于電解電容來說，雖然它比較貴，但它具有較好的穩定性，較長的使用周期。一般電解電容隨著使用時間的加長，性能下降較多

參考電壓

對于較輕的負載(<4DDR器件)，可使用下圖的方法：

對于較重的負載(>4 DDR器件)，可使用IC來產生VREF。IC內部集成了兩種電壓VTT和VREF，其中VTT在重負載的情況下最高電流可達3.5A，平均電流為0A，VREF的電流比較小，一般只有3mA左右。

VREF走線控制

具體如下圖所示：

DDR的VTT設計

當數據線地址線負載較重時，VTT的暫態電流峰值可達到3.5A左右，這種暫態電流的平均值為0A。一些情況下不需要VTT技術(并行端接)。

系統中有2個或更少的DDR

總線上需要的電流不是很高，中等左右

通過仿真驗證不需要

VTT電壓的產生一般用IC，廠商包括：Intersilm Philips, Semiconductors, Fairchild, National, TI等等。

選用了IC實現VTT，推薦使用下面的原則：

VTT用Rt端接地址/控制/命令信號線，端接數據信號組VTT=VDDQ/2

VTT并不端接時鐘信號線，時鐘信號線使用前面說的差分端接技術

VTT與VREF走線/平面在同一層，必須具有150mil的距離，推薦它們在不同層

VTT走線/平面需要至少2個4~7uF的解耦電容，2個100uF的電容。具體放置位置是VTT的兩個端點（at each end）

VTT表面走線寬度至少150mil，推薦250mil

上電時序：VTT開始上電必須在VDDQ之后，避免器件latch-up，推薦VTT和VREF同時上電

如果走線要分支的話，建議使用T型分支。具體見下圖