串并轉換的需求分析與頂層框架設計
聲明：本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人，不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用，如有內容侵權或者其他違規問題，請聯系本站處理。
舉報投訴
-
寄存器
+關注
關注
31文章
5363瀏覽量
121158 -
串行
+關注
關注
0文章
237瀏覽量
33967 -
并行
+關注
關注
0文章
80瀏覽量
18891
發布評論請先 登錄
相關推薦
LVDS串并轉換與并串轉換設計
串并轉換與并串轉換是高速數據流處理的重要技巧之一。其實現方法多種多樣，根據數據的順序和數量的不同要求，可以選用移位寄存器、雙口RAM(Dual RAM)、SRAM、SDRAM或者FIF
FPGA設計思想與技巧之串并轉換和流水線操作
本帖最后由 jiuri1989 于 2012-2-10 11:42 編輯
本系列討論的四種常用FPGA/CPLD設計思想與技巧：乒乓操作、串并轉換、流水線操作、數據接口同步化，都是FPGA
發表于 02-10 11:40
1to8串并轉換
設計要求： （內部提供50M時鐘）1.依據需求分析給出的要求，設計完成串口端（SCLK、DIO、CS）數據串并轉換，并依據接收到的數據切換DIO信方向號。（當DIO接收到讀指令時，DI
發表于 03-09 17:50
FPGA串并轉換實現問題
各位大神是否能用400個以上I/O口的FPGA芯片，實現串并轉換，一個串行RS232輸入，將輸入的50個字節的數據轉換控制 50個8位并行輸出。具體大概應該怎么做
發表于 07-08 17:19
FPGA串/并轉換的思想相關資料推薦
（18）FPGA串/并轉換的思想1.1 目錄1）目錄2）FPGA簡介3）Verilog HDL簡介4）FPGA串/并轉換的思想5）結語1.2 FPGA簡介FPGA（Field
發表于 02-23 07:38
串并轉換VHDL代碼
通過多通道串-并轉換器將多個同步串行數據流轉換為并行數據 xilinx提供
Synthesis
1. Launch synplify
2.
發表于 05-20 11:30
?515次下載
84調制解調程序(包括串并轉換，判決等等)
84調制解調程序(包括串并轉換，判決等等):
fs=700000000;%樣頻率 f0=70000000;%載頻fd=5000000;n=400;a=[1 0 1 1 0 0 1 1 0 1 0 0 0 1 1 1 0 1 0 0];%//////////
發表于 11-28 11:48
?29次下載
串并轉換 通過多通道串-并轉換器將多個同步串行數據流轉換為并
串并轉換 通過多通道串-并轉換器將多個同步串行數據流轉換為并行數據(源代碼)
** Filenames and Descri
發表于 06-14 09:24
?50次下載
基于GIS的城鄉公交系統框架設計與實現
本文在分析建立城鄉公交信息系統意義的基礎上，通過詳細調研城鄉公交工作需求，規劃和設計了基于GIS 的城鄉公交信息系統的框架設計，功能結構，并根據系統功能需要，在簡
發表于 12-19 14:12
?8次下載
（18）FPGA串/并轉換的思想
（18）FPGA串/并轉換的思想1.1 目錄1）目錄2）FPGA簡介3）Verilog HDL簡介4）FPGA串/并轉換的思想5）結語1.2 FPGA簡介FPGA（Field
發表于 12-29 19:40
?2次下載
工商網監
評論