移位寄存器的設計與實現
移位寄存器的功能和電路形式較多，按移位方向分有左移、右移、和雙向移位寄存器；按接收數據方式分為串行輸....
DDS信號發生器的理解與實現
DDS信號發生器采用直接數字頻率合成（Direct Digital Synthesis，簡稱DDS）....
Verilog中clk為什么要用posedge，而不用negedge
在ModelSim仿真中，時鐘是很嚴格的，但是在真實的晶振所產生的clock卻是不嚴格的，比如高電平....
關于DDR3地址的容量計算
bank是存儲庫的意思，也就是說，一塊內存內部劃分出了多個存儲庫，訪問的時候指定存儲庫編號，就可以訪....
編輯與改寫IP核源文件的方法
有些時候，根據設計需求可能會想要修改IP核生成的源文件（只能修改未加密文件），包括HDL文件和XDC....
在工程中學習到的各種時序約束技巧
推薦使用Xilinx language templates的代碼塊，這里的代碼能夠綜合出正確且結構簡....
m序列簡介及性質說明
m序列是目前廣泛應用的一種偽隨機序列，其在通信領域有著廣泛的應用，如擴頻通信，衛星通信的碼分多址，數....
CAN總線為什么要有兩個120Ω的終端電阻
高速CAN所加的兩個120歐的電阻實際上模擬的是線束連接無窮遠的時候在傳輸線上產生的特性阻抗（而不是....
DC-SCM是什么 為什么要使用DC-SCM
DC-SCM是OCP硬件管理項目的一個子項目。DC-SCM實施模塊化服務器管理，包含了已存儲在典型處....
FPGA中實現對數運算的方法
下面介紹使用IP核floating-point來計算對數，該IP計算對數時，計算的是Ln（A）（A是....
DDR3約束規則與IP核時鐘需求
FPGA端掛載DDR時，對FPGA引腳的約束和選擇并不是隨意的，有一定的約束規則，一般可以通過利用v....
一文詳解Xilin的FPGA時鐘結構
?xilinx 的 FPGA 時鐘結構，7 系列 FPGA 的時鐘結構和前面幾個系列的時鐘結構有了很....
PCIe與PCI之間的區別
PCIe（Peripheral Component Interconnect Express）是繼I....
如何得到LUT與REG的使用比例
一、如何得到LUT與REG的使用比例 riple 我們先看一個FPGA工程的編譯結果報告： 在這個報....
三種高速乘法器實現原理
隨著3G技術的發展，關于圖像、語音、加密等數字信號處理技術隨處可見，而且信號處理的實時性也要求越高。....
硬件中常見的基本存儲元件的定義
鎖存器是電平觸發的存儲單元，數據存儲的動作取決于輸入時鐘（或者使能）信號的電平值，僅當鎖存器處于使能....
Vivado使用技巧時鐘的基礎知識
波形（waveform）以列表的形式給出，表中包含上升沿和下降沿在周期中的絕對時間，以ns為單位；第....
Vivado設計約束功能概述
XDC約束可以用一個或多個XDC文件，也可以用Tcl腳本實現；XDC文件或Tcl腳本都要加入到工程的....
LVDS電平以及LVDS25電平能否約束到這個BANK上呢？
當兩個banks的I/O口作為LVDS電平時，HR banks的I/O電壓VCCO只能為2.5V，H....
xilinx core generator里面的block ram介紹
CORE Generator里有很多的IP核，適合用于各方面的設計。一般來說，它包括了：基本模塊，通....
D觸發器為什么能對數據延遲一個時鐘周期
D觸發器在FPGA里用得很多，但我經常無法理解D觸發器為什么能對數據延遲一個時鐘周期（打一拍）。下面....
詳解邏輯單元的內部結構
邏輯單元（Logic Element，LE）在FPGA器件內部，用于完成用戶邏輯的最小單元。一個邏輯....
RapidIO：一種高性能、 低引腳數、 基于數據包交換的互連體系結構
PCI是廣泛用于計算機內器件互連的技術。傳統PCI技術也采樣類似于上述存儲器接口的并行總線方式，如T....
工商網監