圖1 流水線級(jí)電路的交替工作原理

圖 2 第 i 級(jí)開關(guān)電容的 MDAC

OP共享的優(yōu)點(diǎn)：降低功耗，節(jié)省芯片面積

由圖1可知，當(dāng)pipeline ADC正常工作時(shí)，各級(jí)流水線量化電路交替工作于采樣和放大相。由圖 2 所示的級(jí)電路的實(shí)現(xiàn)原理可以看出，采樣相時(shí)，各級(jí)MDAC 中的運(yùn)算放大器并沒有工作，它的輸入、輸出分別置于復(fù)位狀態(tài)，因此可以考慮將運(yùn)算放大器在毗鄰的流水線級(jí)之間共享 ，這樣運(yùn)算放大器的數(shù)目會(huì)減少一半，可以有效地降低功耗，同時(shí)也節(jié)省了芯片面積。

圖 3傳統(tǒng)的流水線級(jí)運(yùn)放共享原理

OP共享的缺點(diǎn)：引入信號(hào)相關(guān)的采樣誤差圖 3是傳統(tǒng)流水線級(jí)間運(yùn)放共享的電路原理。從圖中可以看到，首先，實(shí)現(xiàn)流水線級(jí)間運(yùn)放的共享需要額外的開關(guān)，如圖中的開關(guān) S 1 和 S 2 ，而開關(guān)的寄生電容 C p1 和 C p2 會(huì)成為一條潛在的耦合通路，使相鄰的前后兩級(jí)間發(fā)生串?dāng)_，從而引入信號(hào)相關(guān)的采樣誤差 [28] 。

如圖中所示，當(dāng) Ф S 為高電平時(shí)，流水線級(jí) Stage-B工作于放大狀態(tài)，產(chǎn)生余量輸出信號(hào)，流水線級(jí) Stage-A 則工作于采樣狀態(tài)，此時(shí)任何的干擾信號(hào)，如前級(jí)電路的建立信號(hào)或是前級(jí)比較器電路的回踢噪聲信號(hào),通過寄生電容 C p1 會(huì)出現(xiàn)在運(yùn)放的求和節(jié)點(diǎn)，從而影響 Stage-B 的信號(hào)輸出，同樣地，當(dāng) Ф H 為高電平時(shí)，流水線級(jí) Stage-A 工作于放大狀態(tài)，而 Stage-B 則工作于采樣狀態(tài)，此時(shí)任何的干擾信號(hào)，都會(huì)通過寄生電容Cp2出現(xiàn)在運(yùn)放的求和節(jié)點(diǎn)，從而影響 Stage-A 的信號(hào)輸出。

T型開關(guān)：改善耦合串?dāng)_，提升SNDR為了緩解這一問題，提高共享運(yùn)放流水線級(jí)的建立精度，本文仔細(xì)分析了運(yùn)放共享結(jié)構(gòu)的時(shí)序，提出了一種改進(jìn)的流水線級(jí)運(yùn)放共享電路如圖 4 所示。

圖 4 改進(jìn)的流水線級(jí)間運(yùn)放共享電路

對(duì)比圖 3.11和圖 3.12 所給出的電路原理可知，在圖 3.12中虛線框中的開關(guān)可以省去而不會(huì)影響電路的功能。事實(shí)上，移除冗余開關(guān)的同時(shí)，開關(guān)本身的導(dǎo)通電阻也被消除了，因而運(yùn)放的輸出建立時(shí)間也會(huì)加快，有利于高速應(yīng)用 。所提出運(yùn)放共享結(jié)構(gòu)的時(shí)序關(guān)系如下：當(dāng) Ф S 為高電平時(shí)，運(yùn)放用于流水線級(jí)Stage-B，此時(shí) Stage-B 工作于保持狀態(tài)，電容 C F `跨接在運(yùn)放的輸入輸出端，形成閉合的負(fù)反饋環(huán)路，采樣電容 C S1 `、C S2 `和 C S3 `根據(jù) sub-ADC 的輸出分別接在+V ref 、0 和?V ref 端，執(zhí)行減法和放大的操作，產(chǎn)生余量信號(hào)。同時(shí)，Stage-A 工作于采樣狀態(tài)，電容 C S1 、C S2 、C S3 和 C F 的底板接在信號(hào)輸入端。當(dāng) Ф H 為高電平時(shí)，Stage-A 和 Stage-B 的功能互換，此時(shí)運(yùn)放用于 Stage-A 中。時(shí)鐘 Ф SP 和 Ф HP相對(duì)于時(shí)鐘 Ф S 和 Ф H 提前關(guān)斷構(gòu)成底板采樣，以抵消電荷注入與時(shí)鐘饋通的影響。為了克服寄生電容所引入的耦合通道，在圖4 中陰影部分的開關(guān)，采用了襯偏效應(yīng)抵消的 T 型開關(guān)電路 。

如圖中所示，T 型開關(guān)電路由三個(gè) CMOS 傳輸門(CMOS-TG)構(gòu)成，其中管子 M1 和 M2 組成傳輸門 T1，管子 M5 和 M6 組成傳輸門 T2，管子 M9 和 M10 組成傳輸門 T3。Ф H 和 Ф S 是非交疊的時(shí)鐘相。T1 和 T2由相同的時(shí)鐘相控制，而T3由相反的時(shí)鐘相控制，增加管子M3、M4、M7和M8是為了抵消 pMOS 的襯偏效應(yīng)。當(dāng) Ф S 為高電平時(shí)，T1 和 T2 導(dǎo)通，T3 關(guān)斷，輸入與輸出端相連通，當(dāng) Ф H 為高電平時(shí)，T1 和 T2 關(guān)斷，T3 導(dǎo)通，此時(shí)，T3 為輸入相關(guān)的饋入干擾信號(hào)提供了一條連接至地的通路，有效降低了饋通信號(hào)對(duì)運(yùn)放求和節(jié)點(diǎn)的影響，可以獲得更為精確的余量輸出信號(hào)。仿真結(jié)果表明，相較于傳統(tǒng)的運(yùn)放共享結(jié)構(gòu)，改進(jìn)的運(yùn)放共享方案在 SNDR 上約有 3.42dB 的提高。

記憶效應(yīng)1：OP高增益可緩解記憶效應(yīng)在共享運(yùn)放的流水線級(jí)中，運(yùn)放始終處于工作狀態(tài)，運(yùn)放輸入端的虛地節(jié)點(diǎn)不能復(fù)位，這會(huì)引入所謂記憶效應(yīng)(Memory Effects)的問題。共享于毗鄰流水線級(jí)間的運(yùn)算放大器在輸入求和節(jié)點(diǎn)處存在寄生電容 C p ，由于輸入端的虛地節(jié)點(diǎn)不能復(fù)位，存儲(chǔ)在虛地節(jié)點(diǎn)寄生電容中的電荷就會(huì)影響余量輸出信號(hào)，這稱為記憶效應(yīng)。

由上式可以看出，記憶效應(yīng)的確在輸出中引入了誤差量(上式第二項(xiàng))。同時(shí)也可以看出，采用高增益的運(yùn)放可以有效緩解這一誤差量的影響。

記憶效應(yīng)2：改進(jìn)型OP結(jié)構(gòu)可避免記憶效應(yīng)一種雙輸入內(nèi)建開關(guān)型OP可以解決記憶效應(yīng)問題。如下圖所示。P1有效時(shí)，MN1/MN2作為輸入對(duì);P2有效時(shí)，MN3/MN4作為輸入對(duì)。每個(gè)MDAC連接到各自的輸入對(duì)以避免記憶效應(yīng)。

Figure 4. Dual-input op-amp