555時基集成電路原理與應用

555時基電路是一種將模擬功能與邏輯功能巧妙結合在同一硅片上的組合集成電路。它設計新穎，構思奇巧，用途廣泛，備受電子專業(yè)設計人員和電子愛好者的青睞，人們將其戲稱為偉大的小IC。1972年，美國西格尼蒂克斯公司(Signetics)研制出Tmer NE555雙極型時基電路，設計原意是用來取代體積大,定時精度差的熱延遲繼電器等機械式延遲器。但該器件投放市場后，人們發(fā)現這種電路的應用遠遠超出原設計的使用范圍，用途之廣幾乎遍及電子應用的各個領域，需求量極大。美國各大公司相繼仿制這種電路 1974年西格尼蒂克斯公司又在同一基片上將兩個雙極型555單元集成在一起，取名為NF556。1978年美國英特錫爾公司(Intelsil)研制成功CMOS型時基電路ICM555 1CM556,后來又推出將四個時基電路集成在一個芯片上的四時基電路558 由于采用CMOS型工藝和高度集成，使時基電路的應用從民用擴展到火箭、導彈,衛(wèi)星,航天等高科技領域。在這期間，日本、西歐等各大公司和廠家也競相仿制、生產。盡管世界各大半導體或器件公司、廠家都在生產各自型號的555／556時基電路，但其內部電路大同小異，且都具有相同的引出功能端。
555時基電路引腳圖

等效功能電路

鑒于各種雙極型的555集成塊的內部電路大同小異，下面我們以CA555為例分析其內部電路和原理。從CA555時基電路的內部等效電路圖中可看到，VTl-VT4、VT5、VT7組成上比較器Al，VT7的基極電位接在由三個5kΩ電阻組成的分壓器的上端，電壓為?VDD；VT9-VT13組成下比較器A2，VTl3的基極接分壓器的下端，參考電位為?VDD。在電路設計時，要求組成分壓器的三個5kΩ電阻的阻值嚴格相等，以便給出比較精確的兩個參考電位?VDD和?VDD。VTl4-VTl7與一個4.7kΩ的正反饋電阻組合成一個雙穩(wěn)態(tài)觸發(fā)電路。VTl8-VT21組成一個推挽式功率輸出級，能輸出約200mA的電流。VT8為復位放大級，VT6是一個能承受50mA以上電流的放電晶體三極管。雙穩(wěn)態(tài)觸發(fā)電路的工作狀態(tài)由比較器A1、A2的輸出決定。
555時基電路的工作過程如下：當2腳，即比較器A2的反相輸入端加進電位低于?VDD的觸發(fā)信號時，則VT9、VTll導通，給雙穩(wěn)態(tài)觸發(fā)器中的VTl4提供一偏流，使VTl4飽和導通，它的飽和壓降Vces箝制VTl5的基極處于低電平，使VTl5截止，VTl7飽和，從而使VTl8截止，VTl9導通，VT20完全飽和導通，VT21截止。因此，輸出端3腳輸出高電平。此時，不管6端(閾值電壓)為何種電平，由于雙穩(wěn)態(tài)觸發(fā)器(VTl4-VTl7)中的4．7kΩ電阻的正反饋作用(VTl5的基極電流是通過該電阻提供的)，3腳輸出高電平狀態(tài)一直保持到6腳出現高于?VDD的電平為止。當觸發(fā)信號消失后，即比較器A2反相輸入端2腳的電位高于?VDD，則VT9、VTll截止，VTl4因無偏流而截止，此時若6腳無觸發(fā)輸入，則VTl7的Vces飽和壓降通過4.7kΩ電阻維持VTl3截止，使VTl7飽和穩(wěn)態(tài)不變，故輸出端3腳仍維持高電平。同時，VTl8的截止使VT6也截止。當觸發(fā)信號加到6腳時，且電位高于?VDD時，則VTl、VT2、VT3皆導通。此時，若2腳無外加觸發(fā)信號使VT9、VTl4截止，則VT3的集電極電流供給VTl5偏流，使該級飽和導通，導致VTl7截止，進而VTl8導通，VTl9、VT2。都截止，VT21飽和導通，故3腳輸出低電平。當6腳的觸發(fā)信號消失后，即該腳電位降至低于?VDD時，則VTl、VT2、VT3皆截止，使VTl5得不到偏流。此時，若2腳仍無觸發(fā)信號，則VTl5通過4.7kΩ電阻得到偏流，使VTl5維持飽和導通，VTl7截止的穩(wěn)態(tài)，使3腳輸出端維持在低電平狀態(tài)。同時，VTl8的導通，使放電級VT6飽和導通。通過上面兩種狀態(tài)的分析，可以發(fā)現：只要2腳的電位低于?VDD，即有觸發(fā)信號加入時，必使輸出端3腳為高電平；而當6腳的電位高于?VDD時，即有觸發(fā)信號加進時，且同時2腳的電位高于?VDD時，才能使輸出端3腳有低電平輸出。4腳為復位端。當在該腳加有觸發(fā)信號，即其電位低于導通的飽和壓降0.3V時，VT8導通，其發(fā)射極電位低于lV，因有D3接入，VTl7為截止狀態(tài)，VTl8、VT21飽和導通，輸出端3腳為低電平。此時，不管2腳、6腳為何電位，均不能改變這種狀態(tài)。因VT8的發(fā)射極通過D3及VTl7的發(fā)射極到地，故VT8的發(fā)射極電位任何情況下不會比1.4V電壓高。因此，當復位端4腳電位高于1.4V時，VT8處于反偏狀態(tài)而不起作用，也就是說，此時輸出端3腳的電平只取決于2腳、6腳的電位。
根據上面的分析，CA555時基電路的內部等效電路可簡化為如圖所示的等效功能電路。顯然，555電路(或者專556電路)內含兩個比較器A1和A2、一個觸發(fā)器、一個驅動器和一個放電晶體管。兩個比較器分別被電阻R1、R2和R3構成的分壓器設定的?VDD和?VDD。參考電壓所限定。為進一步理解其電路功能，并靈活應用555集成塊，下面簡要說明其作用機理。從圖1?5可見，三個5kΩ電阻組成的分壓器，使內部的兩個比較器構成一個電平觸發(fā)器，上觸發(fā)電平為?VDD，下觸發(fā)電平為?VDD。在5腳控制端外接一個參考電源Vc，可以改變上、下觸發(fā)電平值。比較器Al的輸出同或非門l的輸入端相接，比較器A2的輸出端接到或非門2的輸入端。由于由兩個或非門組成的RS觸發(fā)器必須用負極極性信號觸發(fā)，因此，加到比較器Al同相端6腳的觸發(fā)信號，只有當電位高于反相端5腳的電位時，R?S觸發(fā)器才翻轉；而加到比較器A2反相端2腳的觸發(fā)信號，只有當電位低于A2同相端的電位?VDD時，R?S觸發(fā)器才翻轉。
通過上面對等效功能電路和CA555時基電路的內部等效電路的分析，可得出555各功能端的真值表。

引腳 2 6 4 3 7
電平 ≤? VDD * 1.4V 高電平 懸空狀態(tài)
電平 電平 ? VDD 1.4V 保持電平 保持
電平 * * 0.3V 低電平 低電平

由表可看出，S、R、MR的輸入不一定是邏輯電平，可以是模擬電平，因此，該集成電路兼有模擬和數字電路的特色。

“叮咚”門鈴的制作：