觸發器的基本特點

觸發器是組成時序邏輯電路的基本單元電路，它是一種有記憶功能的邏輯部件。觸發器的基本特點是：

（1）具有兩個互補輸出端Q和/Q；

（2）具有“0”態和“1”態兩個穩定狀態；

（3）在外部信號作用下可實現狀態轉換，即翻轉；

（4）外部信號消失時具有記憶功能，這就使得觸發器能夠記憶二進制信息。

按照穩定工作狀態分，可分為雙穩態觸發器、單穩態觸發器、無穩態觸發器（多諧振蕩器）等；按照邏輯功能劃分，可分為RS觸發器、D觸發器、T觸發器、JK觸發器等幾類；按照電路結構劃分，可分為基本RS觸發器、同步觸發器（時鐘控制的觸發器）、主從型觸發器、維持-阻塞型觸發器和邊沿觸發器等幾種類型。觸發器的電路結構不同，其觸發翻轉方式和工作特點也不相同。具有某種邏輯功能的觸發器可以用不同的電路結構實現。按觸發方式劃分，可分為電平觸發和邊沿觸發。電平觸發有高電平觸發和低電平觸發兩種，而邊沿觸發有上升沿觸發和下降沿觸發兩種。

觸發器邏輯功能的表示方法有：

（1）狀態表或功能表：狀態表中包括輸入激勵信號取值，觸發器的原始狀態（亦稱初態）取值和翻轉后的狀態（亦稱次態）的取值。而功能表則只列出輸入激勵信號取值和觸發器次態取值，比較簡潔。

（2）狀態方程：由狀態表歸納而列寫出的邏輯方程。

（3）狀態轉換圖。

（4）波形圖（又稱時序圖）：畫出對應輸入狀態波形的輸出狀態波形。

觸發器的電路結構與動作特點

由兩個與非門互耦而成的RS鎖存器【圖4.2.2（a）】是各種觸發器的基本單元電路，它有兩個低電平有效的數據輸入端（S--：置位輸入；R--：復位輸入）和一對互補的數據輸出端（Q和Q--）。Q=1，Q--=0時，鎖存器處于置位狀態；Q=0，Q--=1時，鎖存器處于復位狀態。S-- 和 R-- 有四種組合，如果S--無效，R--無效，鎖存器的狀態將與初態相同；如果S--有效，R--無效，鎖存器的狀態將為Q=1，Q--=0；如果S--無效，R--有效，鎖存器的狀態將為Q=0，Q--=1；如果S--有效，R--有效，鎖存器的狀態將是不確定的。如何理解最后一種輸入組合呢？

（a）電路結構

RS鎖存器可以（并且只可以）存儲一個二進制位，要么存儲1，要么存儲0。如果我們想存儲1，就在 S--端加上一個負脈沖。所謂的負脈沖，就是一個由高電平跳變到低電平，然后再由低電平跳變到高電平的信號。當 S-- 由高電平跳變到低電平時，S--=0，R--=1，Q=1，Q--=0，鎖存器的狀態為1；當 S-- 由低電平跳變到高電平時，S--=1，R--=1，鎖存器的狀態保持不變，仍為1。換句話說，負脈沖到來時，鎖存器的狀態為1；負脈沖消失后，鎖存器維持這個一狀態。同理，如果我們想存儲0，我們就在 R-- 端加上一個負脈沖。那么，同時在 S-- 端和 R-- 端加上負脈沖是什么意思呢？難道既要存儲1，又要存儲0？顯然，這種要求在邏輯上是矛盾的，也是無法實現的。我們不可能提出這種無理要求。

那么，這種輸入組合又是怎么出現的呢？哇！一定是干擾（或噪聲）在作怪！干擾的存在，可能會使鎖存器誤動作。假如我們要存儲“1”，我們就在S--端加上一個負脈沖P1當P1到來時，S--=0，R--=1，Q=1，Q--=0。如果P1結束前，在 R-- 端出現一個干擾脈沖P2，那 么我們有S-- ＝0，R--＝0，Q=1， Q--=1，問題就發生了。問題發生后，我們可就三種簡單的情況進行分析。若P2比P1先消失，我們有 S--＝0，R--＝1，Q=1， Q--=0。在這種情況下，鎖存器的狀態為“1”；若P1比P2先消失，我們將有 S--＝1，R--＝0，Q=1， Q--=0，在這種情況下，鎖存器的狀態為“0”；還有一種情況是P2與P1同時消失，我們將有 S--＝1，R--＝1，

因為此前Q=1， Q--=1，所以每個與非的輸入都是全“1”，由于這兩個與非門的傳輸延遲時間不同，因此工作速度稍快一些的與非門輸出率先為“0”，這將使另一個與非門的輸出保持為“1”。由于干擾脈沖的出現和消失是隨機的，我們無法預知P2與P1哪個先消失。由于器件參數的離散性，我們也無法預知那個與非門的傳輸時間較短。所以，鎖存器的狀態將是不定的。

RS鎖存器的用途之一是構成“防抖動電路”。我們知道，數據通常經過機械開關輸入數字系統。機械開關動作時，觸點將會抖動。抖動是指開關的兩個觸點要經歷一個常達數毫秒的接通、斷開，再接通、再斷開，循環往復，直至最后接通的過程。數毫秒的振蕩在數字系統中是不可接受的。假如開關接通表示“1”，斷開表示“0”，我們將開關接通是期望輸入一個“1”，結果卻輸入拉一連串的“1”和“0”。

鎖存器或觸發器易受干擾的影響。例如，RS鎖存器的初態為0，如果在 S--端出現一個干擾脈沖，鎖存器的狀態將變成“1”。選通脈沖鎖存器【圖4.2.4（a）】就有一定的抗干擾能力。

我們看到，在CP的控制下，鎖存器并非隨時受輸入信號的影響。只有當CP信號為“1”時，輸入信號才會起作用。CP信號即時鐘信號，時鐘信號是數字系統的時間基準，用來協調（或同步）數字系統中各部分的動作。鑒于時鐘信號的重要性，設計者們采取各種措施保證其信號質量，使之避免干擾。在數據信號不可靠而時鐘信號相對可靠的條件下，采用窄時鐘脈沖將顯著提高鎖存器的抗干擾能力。

除了改善抗干擾能力，CP信號還起另一個作用：消除競爭冒險。假如R信號由0變1，S信號由1變0，理想情況下，Q和 Q-- 將同時變化，Q由1變0，Q--由0變1。實際上，由于傳輸路徑不同，R、S到達鎖存器會有時間差。我們不妨假設S信號落后于R信號△t秒。這樣，鎖存器將在△t秒內處于S=1，R=1的非正常工作狀態，輸出Q=1， Q--=1，這樣的輸出在數字系統內產生尖峰脈沖，導致邏輯錯誤。為了消除這種競爭冒險現象，我們可以引入CP信號，CP信號使鎖存器接收輸入信號的時間至少推遲了△t秒，輸入信號穩定后才允許鎖存器進行邏輯運算。這種情況下，CP信號也叫選通脈沖。

RS觸發器動作特點

基本RS觸發器中，輸入信號直接加在輸出門G1和G2上，所以在輸入信號的全部作用時間里，都能直接改變輸出端Q和的狀態，這種觸發方式稱為電平觸發方式。這就是基本RS觸發器的動作特點。

由于這個緣故，也把（S）稱為直接置位端，把（R）端稱為直接復位端。

例1 在圖（a）所示的由與非門組成的基本RS觸發器電路中，已知和電壓波形如圖（b）所示，試畫出觸發器輸出端Q和的電壓波形。設觸發器的初始狀態為

解：根據已知輸入波形畫輸出波形的方法是：在輸入信號的跳變處畫出虛線，劃分一個個時間間隔，根據特性表畫出每一時間間隔內的輸出信號電壓波形。

從圖（b）所示的波形圖中可以看出，在t2～t3和t6～t7時間內都出現了==0的情況。但由于在t2～t3之后首先跳變成高電平，所以觸發器的次態可以確定。但由于在t0～t7之后和同時跳變為高電平，所以此時的次態就不定了。