關(guān)于Verilog語言標(biāo)準(zhǔn)層次問題

雖然這是一個浮躁的社會，充滿著一夜暴富的神話，但是學(xué)習(xí)技術(shù)真的很少存在所謂的捷徑。這么說吧，至少貧僧還沒有那個本事，完成“三周精通某某某”的本領(lǐng)。如果有聽眾還要速成，某家不得不說您老這票錯了。小本經(jīng)營，概不退票啊。急于見到代碼的“傻弟弟”們，實際上屬于信心缺失的毛病。和不做系統(tǒng)、結(jié)構(gòu)設(shè)計就直接上coding一樣，根本不是“藝高人膽大”，而是信心缺失。第一講，施主沒見到Verilog代碼，這一講里面狀況雖然有所改善，但是也好不到那里去：您老還是別妄圖做能綜合或者仿真的代碼，這個最少要等到下一講。

1. 標(biāo)準(zhǔn)層次，簡單說明

關(guān)于Verilog語言的官方標(biāo)準(zhǔn)全稱是《IEEE Std 1364-2001：IEEE Standard Verilog? Hardware Description Language》。其中包括27章以及8個附錄，真正對于電路設(shè)計有用的內(nèi)容大約1/3的樣子。

Verilog是一種硬件編程語言，它既是一種結(jié)構(gòu)描述的語言也是一種行為描述的語言，也就是說對于同一功能的物理電路，我們可以用Verilog中提供的數(shù)字電路中較為形象的門級結(jié)構(gòu)來描述電路，也可以用更為抽象的一些語句來描述電路，于是乎，我們根據(jù)抽象的程度不同，將不同的描述方式進(jìn)行劃分，得到以下幾種不同抽象級別的描述方式，其中，從上至下，離真相越來越近，也就是說最形象的是開關(guān)級，其次是門級，依次類推，最抽象的是系統(tǒng)級。

系統(tǒng)級（System Level）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型；

算法級（Algorithm Level）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型；

RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型；

門級（Gate Level）：描述邏輯門以及邏輯門之間的連接的模型；

開關(guān)級（Switch Level）：描述器件中三極管和存儲節(jié)點以及它們之間連接的模型。

換言之，不同級別的抽象，也就是說在不同抽象層次上用Verilog語言來描述一個物理電路，若從行為和功能的角度來描述某一電路，則為行為級描述，系統(tǒng)級、算法級和RTL級屬于行為級描述方式；若從電路的結(jié)構(gòu)來描述某一電路，則為結(jié)構(gòu)級描述，門級和開關(guān)級屬于結(jié)構(gòu)級描述方式。在實際應(yīng)用中，我們要根據(jù)需求對每個Verilog模型進(jìn)行設(shè)計，選用不同抽象級別的描述，才能使我們的設(shè)計事半功倍。各個層次的關(guān)系如圖1所示。每個層次都可以單獨進(jìn)行設(shè)計，這個和練“龍象般若功”不同，無需按照等級一層一層玩。

關(guān)于Verilog語言標(biāo)準(zhǔn)層次問題

圖1 Verilog邏輯層次及其與工程階段的關(guān)系

很多初學(xué)者感覺學(xué)習(xí)Verilog語言是老虎吃天----無從下口呢？這是和Verilog的貪心不足密切相關(guān)的。從工程方法學(xué)的角度上說，設(shè)計和驗證是完全不同的兩個行當(dāng)，很少有人能夠做到“昆亂不當(dāng)”的。然而，Verilog標(biāo)準(zhǔn)里面，確實體現(xiàn)了完全的五味雜糅，認(rèn)為的造成了混亂，這是所謂“困難”的源頭。

本套數(shù)只會講RTL的那些事兒，其他的內(nèi)容請另找?guī)煾蛋桑像牟环磳Α?/p>

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1、CMSIS標(biāo)準(zhǔn)及庫層次關(guān)系基于Context系列芯片采用的內(nèi)核都是相同的，區(qū)別主要為核外的片上外設(shè)的差異，而這些差異卻導(dǎo)致軟件在同內(nèi)核、不同外設(shè)的芯片上移植困難。為了解決不同的芯片廠商生產(chǎn)

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Verilog HDL硬件描述語言有需要的下來看看

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關(guān)于verilog的學(xué)習(xí)經(jīng)驗簡單分享

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Verilog語法基礎(chǔ)

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基于Verilog硬件描述語言的IEEE標(biāo)準(zhǔn)硬件描述語言資料合集免費下載

本文檔的主要內(nèi)容詳細(xì)介紹的是基于Verilog硬件描述語言的IEEE標(biāo)準(zhǔn)硬件描述語言資料合集免費下載：1995、2001、2005;SystemVerilog標(biāo)準(zhǔn)：2005、2009

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快速理解Verilog語言

Verilog HDL簡稱Verilog，它是使用最廣泛的硬件描述語言。

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Verilog HDL和VHDL的區(qū)別

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Verilog HDL語言技術(shù)要點

的是硬件描述語言。最為流行的硬件描述語言有兩種Verilog HDL/VHDL，均為IEEE標(biāo)準(zhǔn)。Verilog HDL具有C語言基礎(chǔ)就很容易上手，而VHDL語言則需要Ada編程基礎(chǔ)。另外Verilog

2020-09-01 11:47:09

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使用Verilog語言設(shè)計一個簡易函數(shù)發(fā)生器的論文說明

年，Synopsis公司為Verilog開發(fā)了綜合工具。1995年，Verilog成為IEEE的一個標(biāo)準(zhǔn)。Verilog 適合算法級，寄存器級，邏輯級，門級和版圖級等各個層次的設(shè)計和描述。

2020-09-11 17:24:00

使用Verilog實現(xiàn)簡易函數(shù)發(fā)生器設(shè)計的資料說明

2020-10-27 15:58:00

Verilog黃金參考指南的中文版免費下載

Verilog 黃金參考指南并不是要代替IEEE 的標(biāo)準(zhǔn)Verilog 語言參考手冊它不像IEEE 的標(biāo)準(zhǔn)手冊提供了Verilog 完整正式的描述相反黃金參考指南以一種方便的參考格式解答了在Verilog 的實踐應(yīng)用過程中經(jīng)常遇到的問題

2021-02-02 16:19:00

Verilog硬件描述語言參考手冊免費下載

本Verilog 硬件描述語言參考手冊是根據(jù)IEEE 的標(biāo)準(zhǔn)“Verilog 硬件描述語言參考手冊1364-1995”編寫的。OVI （Open Verilog International）根據(jù)

2021-02-05 16:24:00

利用Verilog_HDL語言設(shè)計出租車計費器

利用Verilog_HDL語言設(shè)計出租車計費器案例。

2021-04-09 16:22:16

淺談Verilog-95、Verilog-2001與System Verilog之間的區(qū)別

1364-2001，即所謂的Verilog-2001。與過去的標(biāo)準(zhǔn)相比，它包含了很多擴(kuò)展，克服了原來標(biāo)準(zhǔn)的缺點，并引入了一些新的語言特征。2005年，IEEE發(fā)布了1364-2005標(biāo)準(zhǔn)，稱為Ve

2021-06-21 14:46:08

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Verilog是編程語言嗎

知乎上刷到一個問題，問性能最強(qiáng)的編程語言是什么？看到高贊回答到是Verilog，然后在評論區(qū)就引發(fā)了一場Verilog到底算不算編程語言的爭論，我覺得比較有意思，所以就也打算嘮嘮這個事情。趁著最近

2021-08-23 14:30:49

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System Verilog與verilog的對比

SystemVerilog語言簡介 SystemVerilog是一種硬件描述和驗證語言（HDVL），它基于IEEE1364-2001 Verilog硬件描述語言（HDL），并對其進(jìn)行了擴(kuò)展，包括擴(kuò)充

2021-09-28 17:12:33

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如何通過仿真器理解Verilog語言的思路

要想深入理解Verilog就必須正視Verilog語言同時具備硬件特性和軟件特性。

2022-07-07 09:54:48

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IEEE Verilog硬件描述語言標(biāo)準(zhǔn)

IEEE Standard for Verilog Hardware Desc<x>ription Language

2022-08-08 14:42:09

FPGA設(shè)計硬件語言Verilog中的參數(shù)化

FPGA 設(shè)計的硬件語言Verilog中的參數(shù)化有兩種關(guān)鍵詞：define 和 paramerter,參數(shù)化的主要目的是代碼易維護(hù)、易移植和可讀性好。

2022-12-26 09:53:10

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Vivado使用技巧-支持的Verilog語法

）和連線（wire）息息相關(guān)。Verilog便具有將ASM圖表和電路框圖用計算機(jī)語言表達(dá)的能力，本文將講述Vivado綜合支持的Verilog硬件描述語言； Verilog提供了行為化和結(jié)構(gòu)化兩方面的語言結(jié)構(gòu)，描述設(shè)計對象時可以選擇高層次或低層次的抽象等級。使用V

2022-12-29 10:30:09

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