處理器的驗證比同等大小的ASIC復雜得多，而RISC-V處理器的復雜性將更高。

近日，Semiconductor Engineering與多家半導體高管討論了關于RISC-V 處理器驗證的問題，以下是那次談話的節選。

問：是什么讓 RISC-V 處理器的驗證不同于任何其他 ASIC？

Dave Kelf ：處理器驗證是一個全新的領域。我們知道 Arm 和 Intel 對處理器質量的期望設置了很高的標準。在 RISC-V 中，我們必須嘗試并遵循這一點。

首先，RISC-V 是有標準驗證類型的活動，為確保其正常工作，確保微架構健全，并獲得與指令集的兼容性。您必須確保這些設備確實適合它們要使用的系統。它們是否適合中斷正常工作？系統是否連貫？加載存儲是否可以在處理器和系統其余部分之間正常工作？效率夠高嗎？有瓶頸嗎？所有這些因素都必須不必在常規塊或非核心塊中測試的處理器中進行測試，這是最大的不同。并嘗試實現此驗證，這非常復雜。Arm 已經投資了大約 1.5 億美元。驗證這些內核需要大量的時鐘周期。RISC-V 仍在朝著這個方向發展，他們還有很長的路要走。

Hardee：處理器驗證的不同之處在于，我們試圖實現的是 ISA 中的每條指令都給出完全相同的結果，在任何情況下都完全按照程序員的指令行事。處理器驗證和 ASIC 驗證之間的最大區別在于，ASIC 通常用于更受限的環境中以實現更明確的目的，而處理器則以完全無法預料的方式使用。基本上，處理器必須完全按照程序員的指令進行操作，無論程序員試圖做什么，或者它要進入什么應用程序。這比一般的 ASIC 驗證要難得多。

Eftimakis：要創建一個 RISC-V CPU，IP 塊需要具有一組定義的輸入和一組定義的輸出。這意味著不可能預見所有可能發生的事件組合，結合隨機中斷等。它需要在工程師不需要的級別上進行大量復雜的驗證標準 IP，尤其是當您知道將在哪種配置中使用它時。

Davidmann：這些高端處理器需要數億條指令——1015是 Arm 引用的驗證高端應用程序內核所需的周期數。RISC-V 將進入這些內核。這是大多數人從未遇到過的事情。他們正在驗證 UVM 的小塊進行單元測試，他們需要在這些巨大的處理器中獲得許可，但很少有人這樣做，因為 RISC-V 的挑戰將其提升到一個新的水平， RISC-V 規范中有很多是為了實現定義的。在它的特權規范中，您可以使用所有這些不同的方式。所以第一個挑戰是巨大的，人們沒有那種經驗。第二個挑戰是，您可以做出所有這些選擇。然后第三個挑戰是，RISC-V 存在或將被接受的原因是它給了你創新和選擇新設計的自由。這意味著每個處理器在設計上都可能不同，但仍必須兼容。你必須弄清楚如何做到這一點，如何復制那么多的驗證。你如何測試呢？另一個挑戰是在擴展時如何確保合規性？這是真正的大挑戰。

Tran：驗證處理器核心與 ASIC 或任何其他類型的外圍設備之間有什么區別？特定指令的行為取決于它之前執行的內容。我們不能簡單地通過向處理器提供一堆隨機指令并查看它是否以相同的方式執行來真正驗證處理器的行為。從整體上來看，即使在單個處理器中，您也有用戶模式與系統模式，并且您有一系列需要驗證的指令，而這些在今天還沒有徹底完成。

Vittal：正如其他人所說，處理器驗證具有挑戰性。有很大的靈活性，并且處理器的詳盡驗證并不容易。ASIC 和處理器之間的主要區別是涉及更多的數據路徑。我們都知道著名的 Intel 浮點錯誤。當您有如此多的數據路徑，并且不知道該處理器在給定環境中的不同應用時，您需要一些非常具體的技術、方法、技能和采用的工具等等。對于標準 ASIC，您有不同的 IP。但是對于處理器，你必須深入研究并驗證所有可能的組合。

Beyer：處理器驗證曾經是 Arm和 Intel 的研究對象。他們擁有專業知識、方法和計算能力，可以真正正確地完成它。而現在，有了免費的 RISC-V。一方面，這與英特爾和 Arm 存在相同的復雜性問題，但另一方面，由于可以自由定制，如果您添加自己的定制寄存器和指令，就會增加一個全新的復雜處理器。

問：在之前的工作中我們會進行驗證和確認，如今我們還需要考慮到一致性。這些東西如何相互關聯？每項任務之間有多少重疊或分離？

Hardee：我不確定一致性是一個單獨的東西，但我們肯定必須同時考慮驗證和確認。在 RISC-V 世界中，有多種方法可以描述我嘗試創建的處理器。我需要做的是驗證我正在創建一個滿足要求的處理器，它在 ISA 中具有所需的一切，并且 ISA 是可實現的。然后是驗證，即檢查該 ISA 的每一部分，該 ISA 的實現，在每種情況下，在每種組合中，包括哪些是在您開始時無法預見的事情，以及程序員將來可能會用這個東西。所以那些驗證和確認的想法已經涵蓋了它。

我在驗證什么？這就是 ISA 的黃金參考模型變得極其重要的地方。基于 SAIL 的模型和 SAIL 的變體正在出現，它們對正在構建的內容有更完整的形式化定義。諸如此類的事情非常重要，需要進行驗證，以確保涵蓋了所有這些可能發生的情況。

我們仍處于起步階段。Chisel 借鑒了其他編程語言等的一些概念。看看 Arm 和 Intel 在描述他們的 ISA 以及如何捕獲 ISA 的方法。Arm 之前曾在 Jasper 用戶組中介紹過關于正式驗證 ISA 的內容。英特爾在 x86 的合規性方面做了大量工作，Arm也一樣。

Davidmann:?Chisel 是從 Berkeley 出來的，但是業界并沒有使用 Chisel。大多數設計是在 Verilog 和 SystemVerilog 中完成的。為什么是這樣？這是因為您無法驗證其內容。每個人都可能使用生成器和所有此類東西來生成它，但所有設計實際上都是在 Verilog 或 SystemVerilog 中完成的。下一代 SystemVerilog 將擁有這些，但在它被采用之前，它會有模擬器，調試器用它來調試一切。你不能只擁有一門新語言。20 年前我們構建 SystemVerilog 時，這就是我們的起點。

Eftimakis：現在是談論高級語言的最佳時機，因為這正是我們開發處理器所做的工作。我們有一種方法和工具，不僅可以從高級語言生成 RTL，還可以生成軟件環境、調試器、編譯器等。這確保一切都適合。如果您希望能夠使用它，那是必需的。

Tran：如果你看一下 RISC-V，Chisel 可能被視為用于創建 RISC-V 的主流語言，但還有其他語言，例如 SpinalHDL、Bluespec，除此之外還有其他變種。我們談論的是以不同方式使用的不同實現的多樣性。請記住，RISC-V 尚未部署為嵌入式系統中的主要計算資源。它始終是某種微控制器，或者充其量是片上系統內部的某種附件。

Eftimakis：那不是真的。在嵌入式系統中，有很多系統將 RISC-V 作為主處理器。

編輯：黃飛

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