CPLD在多路高速同步數據采集系統中的應用

CPLD(Complex Programmable Logic Device，復雜可編程邏輯器件)是在傳統的PAL、GAL基礎上發展而來的，具有多種工作方式和高集成、高速、高可靠性等明顯的特點，在超高速領域和實時測控方面有非常廣泛的應用。與FPGA相比，CPLD比較適合計算機總線控制、地址譯碼、復雜狀態機、定時/計數器、存儲控制器等I/O密集型應用，且無須外部配置ROM、時延可預測等。目前的CPLD普遍基于E2PROM和Flash電可擦技術，可實現100次以上擦寫循環。部分CPLD支持ISP編程或者配置有JTAG口，對于批量小、品種多的模板開發極為有利。而用VHDL設計的程序，借助EDA工具可以行為仿真、功能仿真和時序仿真，最后通過綜合工具產生網表，下載到目標器件，從而生成硬件電路。

1 系統設計原理及框圖

以Altera公司7000S系列CPLD產品之一EPM7128S-10為控制核心，控制模/數轉換電路，最多可完成32路模擬數據的16位高速同步A/D轉換。

圖1為與A/D轉換電路相關的系統外圍電路框圖。外部32路模擬輸入通過調理電路后，CPLD控制多路切換器選通某一路信號送入A/D轉換器（AD676）進行A/D轉換，轉換結果經過數據緩沖在合適的時候通過總線被讀入處理器。一般的設計思路如下：①主處理器直接控制A/D轉換電路，完成模擬輸入信號的采集保持、A/D轉換器的控制、通道的切換、數據的讀取以及控制注入信號完成模擬通道的自檢等。這種解決方案占用主處理器大量的I/O資源和處理時間，在高速采集與大計算量的時實系統中是不可取的：一方面因為處理器的I/O資源極其有限，同時又要求大量的匯編軟件配合，不利于設計的移植；另一方面由于頻繁地執行I/O操作完成相對定時關系，來實現高速數據采集，不利于系統調度軟件的設計的其它軟件模塊的時實執行，由于此段I/O操作類似于原子操作，很難解決其它模塊響應時間可能較長的矛盾。②采用其它廉價的從處理器，如MCS-51單片機來控制上述過程，使之與主處理器并行化。但此時從處理器與主處理器之間的高速數據實時交換就成為瓶頸，而且由于MCS-51單片機亦為軟件化流程控制，存在跑飛的可能，兩處理器的同步又成為新的問題。應用CPLD器件就可以很好地解決上述矛盾，實現配置隨意可改寫和高速硬件流控制等。隨著ISP器件的發展，CPLD已經日益廣泛地應用到高速數據采集系統中，但都是很考慮設計本身的容錯、自檢能力和使用的靈活性，不利于故障的定位和嵌入式應用的移植。本設計中采用CPLD作為A/D轉換電路的控制器，和主處理器并行交互數據，很好地解決了上述矛盾。

為突出重點，EPM7128S、AD676、LF398等器件的簡介此處不作介紹，僅列出AD676的控制時序，如圖2所示。

圖2

多路模擬信號的同步采樣一般有兩種實現方法：一種為多個A/D轉換器同時進行轉換；另一種為僅有一個A/D轉換器，各通道同時采樣，然后分時轉換?？紤]到16位高速A/D轉換器AD676的價格因素，采用后一種方案。AD676有三個控制信號：SAMPLE、AD-CLK、CAL。它們需要一定的時序配合才能正常工作，如圖2所示。由于AD676的轉換結果不具備三態輸出功能，所以需增加74F574和總線進行隔離，為此配置控制信號WRAD、RDAD；同時要考慮到32路模擬信號的采樣保持控制S/H、多路切換器的控制信號M1A4~M1A0，以及輸入模擬信號選擇M0A1~M1A0、數據準備好信號INT1等共14個。CPLD和處理器采用并行接口，因此其輸入信號有：系統復位信號RST、處理器的讀/寫信號RD/WR、片選信號IOSTROBE、外部時鐘輸入CLK、輔助地址信號A20~A17和A5~A0、AD676的反饋輸入BUSY，共22個輸入。外加雙向數據總線D07~D00。設計中沒有將總線隔離器74F574集成到CPLD中，主要考慮到保留適當的I/O等資源用于系統的地址譯碼和其它輔助功能。地址譯碼等輔助模塊比較簡單且與特定的處理器相關，故此處不作介紹。

雖然有復位默認值，但CPLD為靈活控制多路模擬量的同步A/D轉換，要求處理器正確設置兩個控制參數，即進行數/模轉換的模擬量通道的總個數SUM和數/模轉換的初始通道號chan；然后再對CPLD寫入啟動A/D轉換命令，這樣CPLD即可脫離處理器，控制A/D轉換電路。CPLD首先按照LF398的時序要求產生其所需的采樣保持信號S/H完成32路模擬量的同步采樣，然后按照圖2所示的通常轉換時序控制AD676去完成一次轉換。一旦該次轉換完成，使能WRAD信號，鎖存轉換結果到74F574，并發出數據準備好信號INT1，同時標識內部狀態信號，作為中斷請求通知處理器，或者供處理器查詢狀態。CPLD將一直等待處理器將該次轉換結果取走才取消此標示信號。在CPLD等待的過程中，處理器亦可命令CPLD提前結束轉換，以適應不同的應用要求。轉換結果取走后，CPLD清除內部的標識信號和數據準備好信號，SUM的映像減1，若不為0，chan的映像加1，輸出到M1A[4..0]去切換至下一通道，繼續按照圖2所示的通常轉換時序工作；若為0，則該次采樣轉換完成，等待處理器的下一次啟動信號。這樣，只占用了處理器的一個中斷請求資源和少數外部空間，就實現了最多至32路模擬信號的同步高速數模轉換。為使設計具有一定的容錯功能，在A/D轉換器空閑時，處理器才可以啟動A/D自校準測試，但此時CPLD應該防止處理器誤啟動A/D轉換。當A/D轉換器空閑或者A/D自校準已經結束時，處理器才可以進行A/D轉換工作。同樣，此時CPLD應該防止處理器誤啟動A/D自校準。為使CPLD能支持處理器的檢錯功能3，應該使CPLD以及A/D轉換器的狀態信息可以被處理器隨時讀取，以便在系統級上定位故障。同時，CPLD可以選擇調理電路的模擬輸入信號源，便于處理器檢測調理電路。

圖3

為達到以上的功能，在設計中主要設置了四大功能模塊，分別為時鐘分頻模塊、控制譯碼模塊、總線接口模塊、狀態機模塊，設計原理如釁3所示。時鐘分頻模塊用于產生AD767的轉換時鐘。為簡化設計，達到高速和簡化的目的，此模塊的分頻系數由設計固化?？刂菩盘栕g碼模塊用于完成處理器對CPLD片內模塊的尋址和譯碼，為一簡單譯碼邏輯和觸發電路。總線接口模塊用于完成處理器和A/D轉換控制器的數據交換；同時完成AD767的自校準信號CAL的控制，如圖2所示的自校準時序。需要注意一點的是，在自校準的過程中，SAMPLE信號必須保持低電平，否則出錯。狀態機模塊用于產生A/D轉換的時序，如圖2所示的通常轉換時序。在轉換的過程中，CAL信號必須保持低電平，否則出錯；狀態機模塊同時完成對多路切換器的控制。圖2所示的各信號的相對定時關系此處不作說明，請查閱AD676的數據手冊。

為達到圖2所示SAMPLE、CAL時序的相互閉鎖關系，從狀態機模塊引出其內部狀態信號到總線接口模塊，一方面，狀態機的狀態可以隨時被處理器感知；另一方面用于閉鎖CAL信號，即閉鎖自校準。詳細地說，就是在A/D轉換期間，在圖2所示的通常轉換時序中，從SAMPLE變高到BUSY信號再次變低以前，即使處理器再次寫入了啟動自校準命令，CPLD亦閉鎖CAL信號的產生。為便于安全啟動CAL信號，在本次轉換完成或全部轉換完成時，滿足一定的相對時序即可啟動。同理，將總線接口模塊內控制CAL信號的狀態機的狀態引入狀態機模塊，用于在自校準期間，閉鎖SAMPLE信號的產生，即閉鎖處理器啟動A/D轉換的命令。這樣，A/D轉換控制器就具有很好的容錯能力。無論何時，處理器都可以通過讀取SAMPLE、CAL、BUSY、中斷請求、狀態機的狀態，來監測CPLD、AD676等的工作和判斷損壞與否。通過處理器的配合就使CPLD支持系統的在線自檢，解決了以往類似設計中存在錯誤而處理器又無法進行故障定位的問題。

圖4

2 系統仿真和驗證

以上設計用VHDL語言描述完成后，首先在ACTIVE-HDL5.1環境下進行編譯、綜合、適配后再時序仿真；但這只是純邏輯驗證，此時時序仿真圖中沒有包含任何硬件延遲信息。結果正確后，在MAX+PLUSII 10.0環境下進行編譯、綜合、適配后，再進行時序仿真驗證。由于考慮了硬件因素，選擇MAX7000S系列的EPM7128STC100-10器件后，該器件的擺率位Turbo bit必須選中，否則在高速時鐘輸入時，MAXPLUS的仿真結果不正確。圖4即為在MAXPLUS下的時序仿真結果，模擬40 MHz的CPLD時鐘輸入和主處理器50ns的外部存儲器訪問周期，可以達到AD676的最快轉換速度。實際電路也驗證了這一點。

考慮到CPLD也完成系統的一部分譯碼功能，此時，MAXPLUS所產生的報告文件表明資源利用情況，如表1所列。在文章的最后詳細給出了狀態機模塊的時序電路的VHDL設計程序。

表1?

?

?

最后，通過EPM7128STC100-10(40MHz)的JTAG口，在MAX+PLUSII 10.0環境下，下載到器件中，在TMS320C32（40MHz）和MC68332（16.78MHz）兩種CPU構成的數據采集系統中得到了驗證。由于A/D轉換控制器與處理器采用并行接口，極大地減輕了CPU的負荷，解決了CPU的I/O資源嚴重不足的矛盾，提高了硬件電路的集成性、可靠性及保密性，可以很方便地移植到多種處理器，具有一定的實用性。