基于循環前綴的同步算法及FPGA實現

　　正交頻分復用(OrthogonalFrequency Division Multiplexing，OFDM)技術已經成為第四代移動通信研究的熱點，同時，OFDM同步又是OFDM的關鍵技術，研究OFDM同步技術的目的就是為了防止碼間干擾和載波干擾。當前OFDM同步的算法是根據OFDM原理提出的基于數據符號方法，它的優點是捕獲快、精度高，適合分組數據通信，具體的實現是在分組數據包的包頭加一個專門用來做定時、頻偏的OFDM塊。基于數據符號的算法又可以分為兩類：基于訓練符號(導頻碼)的方法和基于循環前綴(CP)的方法。其中基于循環前綴的方法是在OFDM符號中插入保護間隔，保護間隔取符號尾部最后若干個樣點的復制，當其中的任何一個位于保護間隔內時，另-個與它相同，兩者的相關性較強；當不在保護間隔內時，這兩個樣點是獨立的。利用保護間隔的這些特性可以完成OFDM系統中符號定時偏差和載波頻偏估計。

　　基于循環前綴的同步算法

　　本文要討論的基于ML(最大似然估計)時頻同步算法是vande Beek等人提出來的，這是一個利用CP所攜帶的信息完成定時同步和載波同步的最大似然估計算法。它利用OFDM系統循環冗佘擴展的循環前綴攜帶的信息進行同步估計，避免了基于導頻碼的同步估計帶來的頻率和功率資源的浪費。

　　如圖1所示，假設觀察接收信號r(n)的連續2N+NCP個樣值。在這些樣值中必然包含了一個長為N+NCP的OFDM符號。由于無法知道符號的開始位置，只能將其設為變量。定義兩個索引集合(Indexsets)：

　　其中，I表示的是OFDM符號最后NCP個樣值，I′表示的是循環前綴的樣值。將觀察區間內的2N+NCP個樣值作為一個集合，可表示為：

由于循環前綴是OFDM符號后一段的復制，所以集合和集合中的元素是相同的。

　式(4)中同時使用了一維和二維概率密度函數。其中乘積項是對所有2N+NCP點求乘積，所以與符號起點εt兀關，如果假設信息是獨立同分布的，即r(n)的實部和虛部是互相獨立的，則也與εf無關，所以可以忽略。據此式(4)可以被化簡為：

?
　　根據集合I的范圍，式(5)也可以寫作：

?
　　通過一系列代數運算之后，可被簡化為：

?
　　其中∠表示取復數的角度，且：

?
　　r(n)和r(n+N)的相關系數的幅度用ρ表示。

　　對于頻偏εf而言，要使式(6)最大，即使余弦項達到最大值1，即：
?

　　其中k為整數。由于余弦函數有周期性，所以根據k的不同會得到很多個最大值。如果考慮|εf|<0.5，則k=0。這樣就得到εf的極大似然估計值：

?
　　要估計出頻偏就必須對符號精確定時。由此繼續簡化可得到：

?
　　由于式(11)只與時偏有關，所以可以得到的極大似然估計值為：

　　圖2顯示了極大似然估計算法的方框圖。它增加了能量部分，能量部分是通過極大似然準則推導出來的，能量部分的引入彌補了單純利用循環前綴相關性算法的缺點，使得定時更準確。

　　算法的FPGA實現　圖3所示是同步算法FPGA實現框圖，設計采用512抽樣點，最大保護間隔按照NCP=512×1／4=128計算。工作過程大致如下：

　　512位復數數據通過寫地址存儲到延時寄存器，存滿以后通過讀地址讀出前128位復數，同時和后面的直接輸入128位數據送到后級模塊，兩路數據分別做共軛乘。延時寄存器模塊可用一個512×16的雙端口 RAM，RAM的讀寫地址分別為128位計數器和512位計數器。共軛乘后的復數數據流送給兩路移動求和模塊，求功率后的值送給一路移動求和模塊。控制器對累加器清零，同時控制RAM的讀寫和使能信號的產生。累加器采用16位二進制數累加，兩路16位的數據移動求和之后去求符號平均，然后再和另一路移動求和的結果運算歸一化，求相關峰最人值，若出現相關峰的最大值，就表明同步的到來，這時標記該數據的地址，然后讓控制器發出標志位置高指令，通知從該數據開始就可以進行FFT解調處理。如果沒有相關峰最大值的出現，系統再循環讀出后128位地址數據，重復前面的運算，直到找到最大相關峰。

　　在求歸一化相關峰最大位置模塊中，先求出平均移動和的實虛部絕對值之和，再除以功率，得歸一化相關值。南于歸一化值為小數，故需給結果乘以一因子，這里取2。由于ML同步脈沖是在最大值后持續ML窗寬時間輸出，這期間最大值對應的相關和實、虛部保持不變，故求頻偏模塊可順序計算，只須用ML同步脈沖將求頻偏模塊輸出的頻偏鎖定輸出。

　　經過QuartusII 5.0工具的設計、編譯、綜合等一系列步驟，基于PN序列同步系統融合成一個整體模塊，如圖4所示。仿真結果如圖5所示。

　　結語

　　上述FPGA實現的是基于數據符號的OFDM系統同步算法，采用Altera公司的芯片EPlS25102015進行試驗仿真，該芯片有25660個邏輯單元，1944576個存儲模塊單元，80個DSP模塊單元，707個I／O輸出引腳。

　　基于循環前綴的同步算法占用芯片資源適中，但是占用了27％的芯片I／O引腳，另外，時鐘頻率也較低，設計電路較難，但是它達到更高的同步精度還要結合其他同步方式，它也可以應用于無線信道通信中。綜合算法設計占用芯片資源以及相關情況的分析，算法在FPGA中的實現是可行且可靠的，充分發揮了FPGA芯片集成密度大、速度快、功耗低、通用性好、適應性強和重復編程的特點。通常，可編程邏輯芯片都能提供人容量的邏輯和存儲單元，因此，芯片預留資源都是有富余的，信號處理的實時性和可靠性是關注的重點，當然成本也是考慮的一個因素，與此同時，也要考慮電路的設計復雜程度，因為它會影響數據處理的速度。