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現代數字系統的設計一般都采用自頂向下的模塊化設計方法。即從整個系統的功能出發，將系統分割成若干功能模塊。在自頂向下劃分的過程中，最重要的是將系統或子系統按計算機組成結構那樣劃分成控制器和若干個受控制的功能模塊。受控部分通常是設計者們所熟悉的各種功能電路，設計較為容易。主要任務是設計控制器，而其控制功能可以用有限狀態機來實現。因而有必要深入探討有限狀態機的設計方法。
1 狀態機設計的一般方法
傳統的設計方法是首先繪制出控制器的狀態圖，并由此列出狀態表，再合并消除狀態表中的等價狀態項。在完成狀態寄存器的分配之后，根據狀態表求出次態及輸出方程，最后畫出設計原理圖。采用這種方法設計復雜狀態機將會十分繁雜。
利用VHDL設計狀態機，不需要進行繁瑣的狀態分配、繪制狀態表和化簡次態方程。設計者不必使用卡諾圖進行邏輯化簡，不必畫電路原理圖，也不必搭試硬件電路進行邏輯功能的測試，所有這些工作都可以通過EDA工具自動完成。應用VHDL設計狀態機的具體步驟如下:
(1)根據系統要求確定狀態數量、狀態轉移的條件和各狀態輸出信號的賦值，并畫出狀態轉移圖;
(2)按照狀態轉移圖編寫狀態機的VHDL設計程序;
下面以離心機定時順序控制器的設計為例，說明狀態機的設計方法。
2 定時順序控制狀態機的設計
在化工生產中，離心機用于固、液分離的工藝流程，如圖1所示。
?加料至刮刀回程循環N次之后，進入大洗網工序，隨后又開始進入新一輪順序循環工作。該系統控制器的框圖如圖2所示。
? 圖2中計數模塊是由三個帶異步復位和并行預置的計數器組成。其中COUNTER1是2位加/減法計數器，用于控制從加料至刮刀回程的各工序時間，其中加料和卸料工序為加計時，其余工序為減計時;COUNTER2是3位減法計數器，用于控制大洗網的時間;COUNTER3是2位加法計數器，用于控制循環工作次數。譯碼器用于選通與各工序相對應的預置數。圖2中K1、K2分別是加料和卸料限位開關信號，R{R1、R2、R3}為計數器減為零(或循環次數等于預置數)時發出的信號，它們都可作為狀態轉移的控制信號。LD(LD1、LD2、LD3)為并行置數控制信號，CLR(CLR1、CLR2、CLR3)為異步清零信號，ENA(ENA1、ENA2)為計數使能信號，J為加/減計數控制信號，G(G1、A、B、C)為譯碼器控制信號，FO為各工序電磁閥和指示燈控制信號。
系統工作方式如下:當系統處于初始狀態或復位信號reset有效時，系統處于復位狀態。按下自動工作鍵C0，系統進入加料工序并開始自動控制離心機的運行。以加水工序為例，首先在加水預置數狀態(water_ld)時，狀態機輸出信號FO，開啟加水電磁閥及指示燈，同時輸出信號G控制選通加水時間預置數，在LD1信號的控制下，將預置數送入COUNTER1。此時ENA1=1，J=1，使計數器為減計數狀態。然后，在下一個時鐘周期進入加水工作狀態(water)，并開始減計時。當計時為零時，計數器發出借位信號R1作為此工序結束的信號送入狀態機，使其轉入下一個工作狀態。根據系統要求可畫出狀態轉移圖如圖3所示。其中圖3表示各狀態轉移的順序和轉移條件，表1列出了與各狀態相應的輸出信號值。
按照狀態轉移圖可編寫狀態機的VHDL源程序。采用雙進程描述法設計的離心機控制器源程序如下:
library ieee；
use ieee.std_logic_1164.all；
entity controller is
port (c0，reset: in std_logic；
clk1，k1，k2，r1，r2，r3: in std_logic；
clr1，clr2，clr3，j，enal，ena2: out std_logic；
ld1，ld2，ld3，g1，a，b，c: out std_logic；
fo: out std_logic_vector(6 downto 0))；
end controller；
architecture state_machine of controller is
type statetype is (system_reset，load，one_dry，water_ld， water，
two_dry_ld，two_dry，unload_reset，unload，return_trip，decision，
wash，cycle_ld)；
signal present_state，next_state : statetype；
begin
state_comb:process (present_state，c0，reset，k1，k2，r1，r2，r3)
begin
if reset=＇1＇ then
clr1<=＇1＇；clr2<=＇1＇；clr3<=＇1＇；j<=＇0＇；ena1<=＇0＇；
ena2<=＇0＇；
g1<=＇0＇；c<=＇0＇；b<=＇0＇；a<=＇0＇；
fo<=″0000000″；ld1<=＇0＇；ld2<=＇0＇；ld3<=＇0＇；
next_state <= system_reset；
else
case present_state is
when system_reset =>
clr1<=＇1＇；clr2<=＇1＇；clr3<=＇0＇；j<=＇0＇；
ena1<=＇0＇；ena2<=＇0＇；
g1<=＇1＇；c<=＇1＇；b<=＇0＇；a<=＇1＇；
fo<=″0000000″；ld1<=＇0＇；ld2<=＇0＇；ld3<=＇1＇；
if (c0=＇1＇) then
next_state<=load；
else
next_state<=system_reset；
end if；
when load =>
clr1<=＇0＇；clr2<=＇0＇；clr3<=＇0＇；j<=＇0＇；
ena1<=＇1＇；ena2<=＇0＇；
g1<=＇0＇；c<=＇0＇；b<=＇0＇；a<=＇0＇；
fo<=″0000001″；ld1<=＇0＇；ld2<=＇0＇；ld3<=＇0＇；
if (k1=＇1＇) then
next_state<=one_dry；
else
next_state<=load；
end if；
……
end case；
end if；
end process state_comb；
state_clocked:process(clk1，reset)
begin
if reset=＇1＇ then
present_state<=system_reset；
elsif rising_edge(clk1) then
present_state<=next_state；
end if；
end process state_clocked；
end state_machine；
利用EDA軟件MAX+plus Ⅱ對該程序進行編譯、仿真，其仿真波形見圖4。
? 從圖4仿真波形圖上可以看出，狀態機的輸出信號有許多“毛刺”產生。如何消除這些“毛刺”是下面將討論的問題。
3 在狀態機設計中如何消除“毛刺”
在同步電路中，一般情況下“毛刺”不會產生重大影響。因為“毛刺”僅發生在時鐘有效邊沿之后的一小段時間內，只要在下一個時鐘有效邊沿到來之前“毛刺”消失即可。但是，由于狀態機的輸出信號都是作為其它功能模塊的控制信號，如果這些控制信號作為異步控制(如本系統中的CLR)、三態使能控制或時鐘信號來使用，則將會使受控模塊發生誤動作，造成系統工作混亂。因此，在這種情況下必須保證狀態機的輸出沒有“毛刺”。
消除狀態機輸出信號的“毛刺”有以下三種方案:
·在狀態機輸出信號較少的情況下，直接把狀態作為輸出信號;
·對于順序遷移的狀態機，選擇雷格碼作為狀態編碼;
·在Moore型或Mealy型狀態機基礎上，用時鐘同步輸出信號。
本設計采用后兩種方案，較簡便。雷格碼的特點是:當狀態機改變狀態時，狀態向量中僅1位發生變化。與前面用可枚舉類型定義的狀態變量不同，現在選用常數來指定各狀態變量的取值為格雷碼。修改部分設計程序如下:
若要完全消除狀態機的“毛刺”，則應采用第三種方案。這時，設計程序要作相應改變，狀態的轉移和輸出信號的賦值要寫在同一個時鐘進程中。
綜上所述，采用VHDL設計狀態機，能夠大大降低設計難度。使用雙進程描述風格編寫VHDL設計程序，可以清楚地在一個進程中確定狀態的轉移和對輸出的賦值，而且具有易于建立、理解和維護的優點。特別針對大型或具有大量狀態轉移和輸出信號的狀態機設計，將會更加顯示出它的優勢。對于狀態機輸出信號所產生的“毛刺”，可以按照系統的要求，根據不同的情況采用相應的設計方案予以消除
工商網監
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