前一陣一直在忙，所以沒有來得及寫博文。弄完雜七雜八的事情，又繼續FPGA的研究。使用Verilog HDL語言和原理圖輸入來完成FPGA設計的方法都試驗過了，更高級的還有基于System Generator和基于EDK/Microblaze的方法。為了將以往已經開發的Matlab仿真通過的電機控制算法快速轉換為可供FPGA使用的算法，首先研究了基于System Generator的FPGA開發，并有選擇性地實現了幾個算法，證明了其有效性。在這里先把開發過程中的一些心得寫出來，歡迎大家分享、交流。

預先介紹一下軟硬件環境：
ISE版本為Xilinx ISE Design Suite 12.1（包含System Generator12.1，但是那個著名的AccelDSP組件找不到了）；Matlab版本為MATLAB R2010a Win32版（Simulink為7.5版），硬件開發板有Digilentinc的Spartan3E XC3S500E開發板和自己制作的Spartan3 XC3S400實驗板。

首先是安裝Matlab，這里要注意的是Matlab的安裝路徑必須與英文開頭，中間可以包含數字；其次是路徑中不能有空格，否則System Generator將無法識別Matlab的路徑。然后安裝ISE 12.1,完成之后點擊“C:\Documents and Settings\All Users\「開始」菜單\程序\Xilinx ISE Design Suite 12.1”里面的“System Generator MATLAB Configurator”，如果Matlab安裝正確，System Generator會識別出Maltab，否則需要手動選擇Maltab的路徑；這里還有個版本限制，即ISE/ System Generator12.1只能完全支持Maltab2009a/b，對Maltab2010a只能beta支持（中間遇到問題就是Resource Estimator用了一次之后就再也不能正常運行了，不知道是不是beta的原因）。

然后就可以啟動Matlab，新建一個mdl仿真文件，并打開Simulink Library Browser，切換到Xilinx Blocket，如果是第一次打開Xilinx Blocket，需要有一個建立Xilinx緩存的過程，時間比較長，不要把它當成電腦的假死。另外還有兩個Xilinx的菜單是Xilinx Reference Blockset v12.1和Xilinx Blockset v12.1，這個以后再詳細講。

下面進入開發步驟了。首先，每個工程里面都要有一個System Generator的工具箱（在Xilinx Blocket—tools里面），在這里可以配置的有
[1]. System Generator生成的工程類型，比如ISE工程、EDK工程等，甚至可以直接生產.bit配置文件；

[2]. 器件的型號，包括封裝、速度等；

[3]. System Generator的輸出路徑（文件夾）；

[4]. 綜合工具（如XST、Synplify等，經常找不到Synplify，干脆就XST好了）；

[5]. 編程語言選擇：只有VHDL和Verilog HDL；

[6]. 可以選擇是否生產測試文件；

[7]. 配置FPGA的時鐘，并選擇時鐘管理方式，這里給出了時鐘管腳的配置，不過應該先不填，不然在后面的綜合中會有很多警告；其次是若選擇了DCM方式，則只能支持Virtex4\5的器件（用Spartan3、3E編譯時提示的；奇怪是為什么沒有說支持最新的Spartan6、Virtex6器件）；

[8]. 最后是選擇Simulink的仿真周期，以及各個模塊的顯示方式（比如選擇default顯示各個模塊的默認值，選擇Sampling Frequency則在各模塊的輸入輸出引腳上顯示其時鐘頻率，如50MHz、10MHz等）。

完成System Generator的配置之后，剩下的仿真環境的搭建、運行步驟和Simulink的普通應用是一樣的，只不過必須是從Xilinx的菜單下拖出來的模塊才能被物理實現（即可綜合）；對應Simulink庫中的其他模塊和Xilinx模塊之間的連接，要使用Gateway In和Gateway Out做為接口。

搭建完整個系統之后，把需要觀察的變量通過Gateway Out接到示波器上，點擊Simulink的運行按鈕，就可以觀測結果了。System Generator的差錯機制非常嚴格，即使是數據位數不對都會停止仿真并報錯。

仿真無誤之后，可以運行的操作更加豐富，比如調用Modelsim進行仿真（System Generator的輸出文件夾中已自動生產了.do文件），調用Resource Estimator預估資源（過程比較漫長，因為需要綜合等過程）等。完成之后在System Generator工具箱中點擊generate，就可以在輸出文件夾中生產ISE的工程了(.xise)。

打開生產的ISE工程，接下來的操作跟平時沒有什么區別，只不過這里的代碼全部是自動生成的：）。當然，還有一點需要特別交待的就是，生成的工程中的約束文件中，只有時序約束，是沒有管腳約束的（雖然沒有管腳約束，也可以綜合、映射、生成下載文件，有點奇怪）。可以給工程添加輸入輸出、信號，然后在Floorplan里面分配管腳。再經過綜合、映射、生成下載文件，燒寫到PROM里面，就可以運行了。

最后附上一點在System Generator開發、調試過程中的一點小經驗：
[1]. 一些Xilinx Blocket沒有的邏輯結構，比如說case---switch語句，用模塊搭比較麻煩，這時可以用Matlab的m文件書寫，并保存為Matlab的函數，然后使用Xilinx Blocket的Mcode模塊調用，這樣比搭模塊還要簡單的多；

[2]. 浮點數的處理是個大麻煩，幸運的是Xilinx Blocket提供了Xfix語句，可以將浮點轉換為需要的寬度、位數的定點，比如a = xfix({xlUnsigned, 8, 3}, 1.53)，就把浮點數1.53轉換為無符號數，其前8位代表整數，后3位代表小數；

[3]. Xilinx Blocket一些模塊是不消耗硬件資源的，比如scale模塊；另一些則是消耗的，比如shift模塊；這些詳細說明在每個模塊的幫助里面都有；

[4]. Xilinx Blocket中有的模塊，不一定在所選擇的器件上適用，比如DSP48、DSP48E等，此時需要結合具體器件的特點。

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