使用JESD204B同步多個ADC

許多通信、儀器儀表和信號采集系統(tǒng)需要通過多個模數(shù)轉(zhuǎn)換器（ADC）對多個模擬輸入信號進(jìn)行同時采樣。隨后，經(jīng)過采樣得到的數(shù)據(jù)需被處理以實現(xiàn)各個通道的同步，然而他們各自有不同的時延。這一直以來都成為使用LVDS和并行輸出ADC的系統(tǒng)工程師所遇到的難題。

JESD204B提供了一個框架，通過一個或多個差分信號對發(fā)送高速串行數(shù)據(jù)，如ADC的輸出。JESD204B規(guī)范接口采用固有方案，實現(xiàn)通道間粗調(diào)對齊效果。數(shù)據(jù)分割為幀，其邊沿持續(xù)發(fā)送至接收器。通過使用系統(tǒng)參考事件信號（SYSREF），JESD204B子類1接口支持多個串行通道鏈路或多個ADC的數(shù)據(jù)向下對齊至樣本點級別，以便同步發(fā)射器和接收器的內(nèi)部幀時鐘。這使得采用JESD204B鏈路的設(shè)備具有確定延遲。但是，為了讓采樣同步達(dá)到徹底的時序收斂，仍然有許多挑戰(zhàn)等待系統(tǒng)設(shè)計師去解決，如PCB布局考慮、時鐘匹配和產(chǎn)生SYSREF以滿足時序、SYSREF的周期性以及數(shù)字FIFO延遲的要求。

設(shè)計師必須決定設(shè)備時鐘和SYSREF信號如何生成、以及如何在系統(tǒng)中分配。理想狀態(tài)下，設(shè)備時鐘和SYSREF應(yīng)處于相同的擺幅水平和偏置以防止元件輸入引腳端的固有偏斜。SYSREF事件的更新速率需被當(dāng)做啟動時的單次事件，或任意時刻需要同步時即可發(fā)生的重復(fù)信號。需要將最大時鐘和SYSREF信號偏斜納入考慮范圍，并仔細(xì)布局PCB，以滿足整個電路板、連接器、背板和多種元件對于建立和保持時間的要求。最后，通過多個時鐘域的數(shù)字FIFO設(shè)計和信號會在JESD204B發(fā)射器和接收器內(nèi)造成固有數(shù)字緩沖器偏斜，應(yīng)計算在內(nèi)并在后臺數(shù)據(jù)處理中移除。

系統(tǒng)時鐘可來自于多種源，如晶振、VCO和時鐘發(fā)生或時鐘分配芯片。雖然特定的系統(tǒng)性能將決定對時鐘的需求，但使用多個同步ADC時必須能夠產(chǎn)生與輸入時鐘同步的SYSREF信號源。這使得時鐘源的選擇成為重要的考慮因素，因為要能夠通過已知時鐘邊沿在特定的時間點上鎖存這一系統(tǒng)參考事件。若SYSREF信號和時鐘未鎖相，則無法達(dá)到這樣的效果。

可使用FPGA為系統(tǒng)提供SYSREF事件。然而，除非它也使用并同步至發(fā)送到ADC的主采樣時鐘，否則SYSREF信號從FPGA相位對齊至該時鐘將會很困難。另一種方法是由時鐘發(fā)生或時鐘分配芯片提供SYSREF信號，可使該信號與發(fā)送至整個系統(tǒng)的多個時鐘相位同步。采用此種方法，SYSREF時間根據(jù)系統(tǒng)需要，既可以是啟動時的一次性事件，也可以是重復(fù)信號。

只要確定延遲在整個系統(tǒng)的ADC和FPGA內(nèi)保持恒定，則可能并不需要額外的SYSREF脈沖，除非為了幫助產(chǎn)生特定的系統(tǒng)數(shù)據(jù)。因此，用于時鐘對齊的周期性SYSREF脈沖可忽略或過濾掉，直到同步丟失。記錄SYSREF發(fā)生的標(biāo)識樣本可被保持下來，無需重設(shè)JESD204B鏈路。

為了初始化ADC通道已知的確定起始點，系統(tǒng)工程師必須要能對分配在系統(tǒng)中的SYSREF事件信號終止計時。這意味著必須滿足和時鐘相關(guān)的預(yù)計建立和保持時間，而不產(chǎn)生沖突。只要能夠滿足到達(dá)第一個所需時鐘的建立時間要求，使用跨越多個時鐘周期、相對較長的SYSREF脈沖可用于滿足保持時間的需要。在保持系統(tǒng)中時鐘和SYSREF匹配布線長度時必須格外注意PCB的布局，以便使偏斜盡可能小。這可能是獲得通道間同步采樣處理結(jié)果的最困難的部分。隨著ADC編碼時鐘速率的增加以及多電路板系統(tǒng)越發(fā)復(fù)雜，這一過程還將變得更困難。

系統(tǒng)工程師必須讓每個器件都確定知道電路板元件以及連接器上的SYSREF至?xí)r鐘的電路板偏斜。任何其余的器件間數(shù)字和時鐘偏斜延遲都必須在FPGA或ASIC內(nèi)有效歸零。后臺處理可能改變ADC的采樣順序并進(jìn)行任何必要的重對齊，以便為數(shù)據(jù)的進(jìn)一步同步處理作準(zhǔn)備。在后臺FPGA或ASIC中，可通過延遲最快的數(shù)據(jù)采樣和發(fā)射器延遲，使其與最慢的數(shù)據(jù)采樣對齊，以完成器件間采樣偏斜的校正。對于復(fù)雜的系統(tǒng)，可能需要用到多個FPGA或ASIC，每個器件都需要了解它們的器件間總采樣延遲，以便用于最終的對齊。通過在JESD204B接收器中采用合適的彈性緩沖器延遲以便應(yīng)對每個特定的發(fā)射器延遲，則器件間的采樣偏斜便可在整個系統(tǒng)中與已知確定值對齊。

AD9250、AD9525和FPGA示意圖

AD9250是ADI的一款250MSPS、14位、雙通道ADC，可在子類1的實施中支持JESD204B接口。該子類支持采用SYSREF事件信號的ADC模擬采樣同步。AD9525是一款低抖動時鐘發(fā)生器，不僅提供高達(dá)3.1GHz的7個時鐘輸出，還可根據(jù)用戶配置同步SYSREF輸出信號。這兩款產(chǎn)品與ADI的可選扇出緩沖器產(chǎn)品組合使用，可提供框架，精確同步與對齊多個發(fā)送至FPGA或ASIC處理的ADC數(shù)據(jù)。

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FPGA(591969) FPGA(591969)
adc(538837) adc(538837)
JESD204B(18984) JESD204B(18984)

5G無線測試儀高通道數(shù)JESD204B時鐘生成參考設(shè)計

JESD204B 同步時鐘。此設(shè)計可提供多通道 JESD204B 時鐘，采用 TI LMK04828 時鐘抖動清除器和帶有集成式 VCO 的 LMX2594 寬帶 PLL，能夠?qū)崿F(xiàn)低于 10ps 的時鐘間偏差。此

2018-10-15 15:09:38

JESD204接口簡介

。圖3：第二（當(dāng)前）版——JESD204B在JESD204標(biāo)準(zhǔn)之前的兩個版本中，沒有確保通過接口的確定延遲相關(guān)的條款。JESD204B修訂版通過提供一種機制，確保兩個上電周期之間以及鏈路重新同步期間

2019-05-29 05:00:03

JESD204標(biāo)準(zhǔn)解析

第二(當(dāng)前)次修訂版– JESD204B在JESD204標(biāo)準(zhǔn)之前的兩個版本中，沒有確保通過接口的確定延遲相關(guān)的條款。JESD204B修訂版通過提供一種機制，確保兩個上電周期之間以及鏈路重新同步期間

2019-06-17 05:00:08

JESD204B 串行鏈路的均衡器優(yōu)化

`描述采用均衡技術(shù)可以有效地補償數(shù)據(jù)轉(zhuǎn)換器的 JESD204B 高速串行接口中的信道損耗。此參考設(shè)計采用了 ADC16DX370 雙 16 位 370 MSPS 模數(shù)轉(zhuǎn)換器 (ADC)，該轉(zhuǎn)換器利用

2015-05-11 10:40:44

JESD204B中的確定延遲到底是什么？它是否就是轉(zhuǎn)換器的總延遲？

什么是8b/10b編碼，為什么JESD204B接口需使用這種編碼？怎么消除影響JESD204B鏈路傳輸?shù)囊蛩兀?b class="flag-6" style="color: red">JESD204B中的確定延遲到底是什么？它是否就是轉(zhuǎn)換器的總延遲？JESD204B如何使用結(jié)束位？結(jié)束位存在的意義是什么？如何計算轉(zhuǎn)換器的通道速率？什么是應(yīng)用層，它能做什么？

2021-04-13 06:39:06

JESD204B串行接口時鐘的優(yōu)勢

摘要隨著數(shù)模轉(zhuǎn)換器的轉(zhuǎn)換速率越來越高，JESD204B 串行接口已經(jīng)越來越多地廣泛用在數(shù)模轉(zhuǎn)換器上，其對器件時鐘和同步時鐘之間的時序關(guān)系有著嚴(yán)格需求。本文就重點講解了JESD204B 數(shù)模轉(zhuǎn)換器

2019-06-19 05:00:06

JESD204B串行數(shù)據(jù)鏈路接口問題

MS-2503: 消除影響JESD204B鏈路傳輸?shù)囊蛩?/div>

2019-09-20 08:31:46

JESD204B偶爾失鎖的情況

使用AD6688時遇到一個JESD204B IP核問題。參考時鐘為156.25MHz，參數(shù)L=2，F(xiàn)=2，K=32，線速率為6.25Gbps，使用的為SYSREF always中的每個SYSREF都

2019-04-11 21:12:09

JESD204B協(xié)議介紹

在使用我們的最新模數(shù)轉(zhuǎn)換器 (ADC) 和數(shù)模轉(zhuǎn)換器 (DAC) 設(shè)計系統(tǒng)時，我已知道了很多有關(guān) JESD204B 接口標(biāo)準(zhǔn)的信息，這些器件使用該協(xié)議與 FPGA 通信。此外，我還在 E2E 上的該

2022-11-21 07:02:17

JESD204B協(xié)議有什么特點？

在使用最新模數(shù)轉(zhuǎn)換器 (ADC) 和數(shù)模轉(zhuǎn)換器 (DAC) 設(shè)計系統(tǒng)時，我已知道了很多有關(guān) JESD204B 接口標(biāo)準(zhǔn)的信息，這些器件使用該協(xié)議與 FPGA 通信。那么在解決 ADC 至 FPGA

2021-04-06 06:53:56

JESD204B接口標(biāo)準(zhǔn)信息理解

作者：Ken C在使用我們的最新模數(shù)轉(zhuǎn)換器 (ADC) 和數(shù)模轉(zhuǎn)換器 (DAC) 設(shè)計系統(tǒng)時，我已知道了很多有關(guān) JESD204B 接口標(biāo)準(zhǔn)的信息，這些器件使用該協(xié)議與 FPGA 通信。此外，我還在

2018-09-13 14:21:49

JESD204B是什么工作原理？控制字符是什么？

JESD204B的工作原理JESD204B的控制字符

2021-04-06 06:01:20

JESD204B生存指南

JESD204B生存指南

2019-05-28 12:08:12

JESD204B的優(yōu)勢

如果您有接觸使用 FPGA 的高速數(shù)據(jù)采集設(shè)計，沒準(zhǔn)聽說過新術(shù)語“JESD204B”。我在工作中看到過很多工程師詢問有關(guān) JESD204B 接口的信息以及它如何同 FPGA 協(xié)作。他們特別感興趣

2022-11-23 06:35:43

JESD204B的常見疑問解答

，使用JESD204B的雙通道ADC。大部分情況下，雙通道ADC針對兩個轉(zhuǎn)換器提供單個時鐘輸入。它將迫使ADC以同樣的頻率進(jìn)行模擬采樣。但對于某些特定的應(yīng)用而言，這類器件也可能采用兩個獨立的輸入時鐘，每個時鐘可

2024-01-03 06:35:04

JESD204B的系統(tǒng)級優(yōu)勢

JESD204B產(chǎn)品組合的更多詳情，其中包括 12 位、4GSPS ADC12J4000 模數(shù)轉(zhuǎn)換器 (ADC)；16 位、雙通道、250MSPS ADS42JB69 ADC；16 位、4 通道、2.5GSPS DAC38J84 數(shù)模轉(zhuǎn)換器 (DAC) 以及 LMK04828 高性能時鐘抖動清除器。

2018-09-18 11:29:29

JESD204B轉(zhuǎn)換器的確定性延遲解密

設(shè)計人員經(jīng)常就如何建立、目標(biāo)信號以及如何部署為同步或交錯式處理等方面存有諸多疑問。下文的部分常見問題與解答針對多個與FPGA一同采樣的JESD204B轉(zhuǎn)換器并使用確定性延遲進(jìn)行系統(tǒng)設(shè)計而言

2018-10-15 10:40:45

JESD204B高速串行接口鏈路的均衡器優(yōu)化參考設(shè)計包括原理圖,物料清單及參考指南

in JESD204B high speed serial interfaces for data converters. This reference design features the ADC16DX370, a

2018-08-09 08:40:10

jesd204B調(diào)試經(jīng)驗有哪些？注意事項是什么？

jesd204B調(diào)試經(jīng)驗有哪些？注意事項是什么？

2021-06-21 06:05:50

jesd204b

我最近嘗試用arria 10 soc實現(xiàn)與ad9680之間的jesd204B協(xié)議，看了很多資料，卻依然感覺無從下手，不知道哪位大神設(shè)計過此協(xié)議，希望可以請教一番，在此先謝過。

2017-12-13 12:47:27

jesd204b ip核支持的線速率

因?qū)嶋H需求，本人想使用JESD204b的ip核接收ADC發(fā)送過來的數(shù)據(jù)，ADC發(fā)送的數(shù)據(jù)鏈路速率是15gbps, 廠家說屬于204b標(biāo)準(zhǔn)。我看到jesd204b的ip核標(biāo)準(zhǔn)最大是12.5gbps，但是支持的支持高達(dá)16.375 Gb/s的非標(biāo)準(zhǔn)線速率。請問我可以使用這個IP核接收ADC的數(shù)據(jù)嗎？

2020-08-12 09:36:39

AD9164 JESD204B接口的傳輸層是如何對I/Q數(shù)據(jù)進(jìn)行映射的？

AD9164 JESD204B接口的傳輸層是如何對I/Q數(shù)據(jù)進(jìn)行映射的

2023-12-04 07:27:34

FPGA高速數(shù)據(jù)采集設(shè)計之JESD204B接口應(yīng)用場景

一，JESD204B應(yīng)用的優(yōu)缺點接觸過FPGA高速數(shù)據(jù)采集設(shè)計的朋友，應(yīng)該會聽過新術(shù)語“JESD204B”。這是一種新型的基于高速SERDES的ADC/DAC數(shù)據(jù)傳輸接口。隨著ADC/DAC的采樣

2019-12-04 10:11:26

FPGA高速數(shù)據(jù)采集設(shè)計之JESD204B接口應(yīng)用場景

的設(shè)計方案。利用JESD204B協(xié)議的確定性延遲特性,只要保證通道間下行數(shù)據(jù)的相互延遲不超過一個多幀時鐘周期,通過關(guān)鍵控制信號的設(shè)計和處理,通道間可以實現(xiàn)數(shù)據(jù)的同步,有效控制板內(nèi)多片ADC之間進(jìn)行同步

2019-12-03 17:32:13

Kintex 7上的JESD204b標(biāo)準(zhǔn)中的ADC輸出接口

嗨，我必須在Kintex 7上導(dǎo)入為Virtex 6開發(fā)的代碼，以便將JESD204B標(biāo)準(zhǔn)中的ADC輸出接口。我修改了代碼和ucf文件，以便在演示板MC705上實現(xiàn)它。Synthesize

2020-05-21 14:22:21

ad9680 JESD204B接口同步信號RX_SYNC失鎖請問怎么解決？

always中的每個SYSREF都進(jìn)行同步模式，發(fā)現(xiàn)當(dāng)時AD9680配置完成，JESD204B IP核配置完成，啟動SYSREF時鐘產(chǎn)生，第一個時鐘同步后rx_sync信號拉高一個SYSREF時鐘周期

2018-08-08 07:50:35

ad9680 JESD204B接口rx_sync信號同步和失鎖周期性出現(xiàn)怎么解決？

2023-12-12 08:03:49

一文讀懂JESD204B標(biāo)準(zhǔn)系統(tǒng)

JESD204B到底是什么呢？是什么導(dǎo)致了JESD204B標(biāo)準(zhǔn)的出現(xiàn)？什么是JESD204B標(biāo)準(zhǔn)？為什么關(guān)注JESD204B接口？

2021-05-24 06:36:13

串行LVDS和JESD204B的對比

通道成為可能，并且對用于蜂窩基站的無線基礎(chǔ)設(shè)施收發(fā)器尤為重要。JESD204A還提供多器件同步支持，這有利于醫(yī)療成像系統(tǒng)等使用大量ADC的應(yīng)用。JESD204B是該規(guī)范的第三個修訂版，將最大通道速率

2019-05-29 05:00:04

以JESD204B subclass1來討論時鐘的時序需要以及TI時鐘芯片方案的實現(xiàn)

時鐘網(wǎng)絡(luò)。一，JESD204B時鐘網(wǎng)絡(luò)原理概述本文以JESD204B subclass1來討論時鐘的時序需要以及TI時鐘芯片方案的實現(xiàn)。任何一個串行協(xié)議都離不開幀和同步，JESD204B也不例外，也

2019-12-17 11:25:21

使用JESD204B連接AD9164時,CGS過程無法完成是什么原因?qū)е拢?/a>

我使用的是KC705板卡，調(diào)用了里面JESD204B的IP核，使用模式為interpolation值為4,4條鏈路，DAC頻率為2.5GHZ，通道速度為6.25GHZ，出現(xiàn)的問題是：幀同步過程

2023-12-12 07:28:25

使用AD9163的時候遇到JESD204B的SYNC信號周期性拉低如何解決？

我在使用AD9163的時候遇到JESD204B的SYNC信號周期性拉低。通過讀寄存器值如圖，發(fā)現(xiàn)REG470和REG471都為0xFF，而REG472始終為0.不知有誰知道是什么原因？該如何解

2023-12-04 07:30:17

關(guān)于JESD204B接口你想知道的都在這

關(guān)于JESD204B接口你想知道的都在這

2021-09-29 06:56:22

可實現(xiàn)JESD204B千兆次采樣ADC的同步基于Xilinx平臺的相位陣列雷達(dá)系統(tǒng)包含BOM，參考指南及光繪文件

傳播延遲。主要特色通過展示 JESD204B 千兆采樣 ADC 的同步來演示典型的相控陣列雷達(dá)子系統(tǒng)詳細(xì)介紹了所用的 LMK04828 時鐘解決方案測試結(jié)果顯示出 50ps 內(nèi)的同步，未使用任何特性化電纜，也未校準(zhǔn)傳播延遲討論了 Xilinx 固件開發(fā)，從而明確要求此子系統(tǒng)經(jīng)過測試，并包含示例配置文件

2018-08-15 07:16:07

在Xilinx FPGA上快速實現(xiàn)JESD204B

降低EMI。數(shù)據(jù)鏈路層處理鏈路的同步、建立與保持，并對加擾后的數(shù)據(jù)進(jìn)行8B10B編碼或譯碼。物理層負(fù)責(zé)以比特速率發(fā)送和接收編碼后的字符。圖1. JESD204B標(biāo)準(zhǔn)的關(guān)鍵層級不同的JESD204B

2018-10-16 06:02:44

基于高速串行數(shù)字技術(shù)的JESD204B鏈路延時設(shè)計

了確定性延遲，確定包含德州儀器 (TI) LM97937 ADC 和 Xilinx Kintex 7 FPGA 的系統(tǒng)的鏈路延遲。主要特色保證 JESD204B 鏈路中的確定性延遲理解鏈路延遲與鏈路

2018-11-21 16:51:43

如何去實現(xiàn)JESD204B時鐘？

JESD204B數(shù)模轉(zhuǎn)換器的時鐘規(guī)范是什么？JESD204B數(shù)模轉(zhuǎn)換器有哪些優(yōu)勢？如何去實現(xiàn)JESD204B時鐘？

2021-05-18 06:06:10

如何讓JESD204B在FPGA上工作？FPGA對于JESD204B需要多少速度？

的模數(shù)轉(zhuǎn)換器(ADC)和數(shù)模轉(zhuǎn)換器(DAC)支持最新的JESD204B串行接口標(biāo)準(zhǔn)，出現(xiàn)了FPGA與這些模擬產(chǎn)品的最佳接口方式問題。FPGA一直支持千兆串行/解串(SERDES)收發(fā)器。然而在過去，大多數(shù)ADC

2021-04-06 09:46:23

如何采用系統(tǒng)參考模式設(shè)計JESD204B時鐘

LMK04821系列器件為該話題提供了很好的范例研究素材，因為它們是高性能的雙環(huán)路抖動清除器，可在具有器件和SYSREF時鐘的子類1時鐘方案里驅(qū)動多達(dá)七個JESD204B轉(zhuǎn)換器或邏輯器件。圖1是典型

2022-11-18 06:36:26

寬帶數(shù)據(jù)轉(zhuǎn)換器應(yīng)用的JESD204B與串行LVDS接口考量

，JESD204支持的每通道串行鏈路速率是LVDS的三倍以上。當(dāng)比較諸如多器件同步、確定延遲和諧波時鐘等高級功能時，JESD204B是提供這些功能的唯一接口。所有通路和通道對確定延遲敏感、需要寬帶寬多通道轉(zhuǎn)換器

2021-11-03 07:00:00

小說 JESD

JESD204b接口已經(jīng)在國內(nèi)好幾年，但是幾乎沒有一篇文章和其實際應(yīng)用相關(guān)。其實對于一個關(guān)于JESD204b接口ADC項目來講一共大致有5個部分：ADC內(nèi)核，ADC的JESD接口，[color

2017-08-09 20:33:19

帶JESD204B輸出的14位170Msps雙通道ADC

DC1974A-C，LTC2122演示板，14位，170Msps雙通道ADC，帶JESD204B輸出。演示電路1974A-C支持具有符合JESD204B標(biāo)準(zhǔn)的CML輸出的LTC2122,14位雙

2019-06-20 08:05:16

當(dāng)我重置時從jesd204b接收的adc采樣數(shù)據(jù)有時不平滑

你好，有些身體可以幫助我。我使用ultrascale和jesd204 ip（版本7.0，vivado2016.1），adc芯片是TI的ads54j60，lmfs是8224，子類0，線速率是5Gb

2019-04-24 08:27:05

無法在Vivado 2013.4中為JESD204B v5.1生成比特流

嗨，我嘗試在Vivado 2013.4中構(gòu)建我們的設(shè)計并構(gòu)建Xilinx JESD204B設(shè)計示例，我收到以下錯誤：錯誤：[Common 17-69]命令失?。捍嗽O(shè)計包含不支持比特流生成的內(nèi)核

2018-12-10 10:39:23

時序至關(guān)重要：怎么提高JESD204B時鐘方案的性能

您好，歡迎再度光臨“時序至關(guān)重要”博客系列。在一篇以前的文章中，Timothy T.曾談到JESD204B接口標(biāo)準(zhǔn)（該標(biāo)準(zhǔn)越來越受歡迎，因為它能在高速數(shù)據(jù)采集系統(tǒng)里簡化設(shè)計）的時鐘要求。在本文

2018-09-06 15:10:52

構(gòu)建JESD204B鏈路的步驟

在上篇博客《理解JESD204B協(xié)議》中，我對 JESD204B 協(xié)議中的三個狀態(tài)進(jìn)行了概括性的功能介紹。這三個狀態(tài)對于在鏈路的 TX 和 RX 之間構(gòu)建有效數(shù)據(jù)鏈路非常重要，它們是：代碼組同步

2022-11-21 07:18:42

構(gòu)建JESD204B鏈路的步驟

的 LMFS 配置和 PLL 設(shè)置。要在經(jīng)過 JESD204B 協(xié)議的各個狀態(tài)時檢驗信號，可使用 FPGA 廠商提供的信號分析工具。構(gòu)建JESD204B 鏈路的第一步是RX 發(fā)信號通知TX 開始代碼組同步

2018-09-13 09:55:26

測試JESD204無法正常工作

你好，我試圖僅在測試模式下測試JESD204B v6.2：001：無限期地發(fā)送/接收/K28.5/但首先在desing塊中有一個錯誤：[BD 41-967] AXI接口引腳/ jesd204

2019-04-19 13:06:30

通過同步多個JESD204B ADC實現(xiàn)發(fā)射器定位參考設(shè)計

探討如何同步多個帶 JESD204B 接口的模數(shù)轉(zhuǎn)換器 (ADC) 以便確保從 ADC 采樣的數(shù)據(jù)在相位上一致。主要特色同步 2 個采樣頻率為 3.072GHz 的千兆采樣 ADC系統(tǒng)可擴展到超過 2

2018-07-13 06:47:51

通過同步多個JESD204B ADC實現(xiàn)發(fā)射器定位參考設(shè)計

探討如何同步多個帶JESD204B 接口的模數(shù)轉(zhuǎn)換器 (ADC) 以便確保從 ADC 采樣的數(shù)據(jù)在相位上一致。特性同步 2 個采樣頻率為 3.072GHz 的千兆采樣 ADC系統(tǒng)可擴展到超過 2 個

2022-09-19 07:58:07

高通道數(shù)JESD204B菊鏈可擴展時鐘解決方案

原理圖、板布局、硬件測試和測試結(jié)果。主要特色高頻 (GSPS) 采樣時鐘生成符合 JESD204B 標(biāo)準(zhǔn)、具有高通道數(shù)且可擴展的時鐘解決方案適用于射頻采樣 ADC/DAC 的低相位噪聲時鐘可配置相位同步

2018-12-28 11:54:19

JESD204B FPGA調(diào)試軟件加快高速設(shè)計速度

全球領(lǐng)先的高性能信號處理解決方案供應(yīng)商ADI今天發(fā)布了一款基于FPGA的參考設(shè)計及配套軟件和HDL代碼，該參考設(shè)計可降低集成JESD204B兼容轉(zhuǎn)換器的高速系統(tǒng)的設(shè)計風(fēng)險。該軟件為JESD204B

2013-10-17 16:35:20

909

在Xilinx_FPGA上快速實現(xiàn)_JESD204B協(xié)議

在Xilinx FPGA上快速實現(xiàn) JESD204B

2016-01-04 18:03:06

如何構(gòu)建JESD204B 有效鏈路

2017-04-08 04:38:04

2689

JESD204B協(xié)議概述

2017-04-08 04:48:17

2131

基于JESD204B高速數(shù)據(jù)傳輸協(xié)議通過DDC魔法乘以ADC的虛擬通道數(shù)

JESD204B是一種高速數(shù)據(jù)傳輸協(xié)議，采用8位/10位編碼和加擾技術(shù)，旨在確保足夠的信號完整性。針對JESD204B標(biāo)準(zhǔn)，總吞吐量變?yōu)樵诖嗽O(shè)置中，由于AD9250中沒有其他數(shù)字處理任務(wù)，所以JESD204B鏈路（JESD204B發(fā)射器）一目了然。

2017-09-08 11:36:03

JESD204B中自同步加擾及解擾電路設(shè)計（AD/DA傳輸協(xié)議）

JESD204B 作為JEDEC 國際組織于2011年修訂的AD/DA 采樣數(shù)據(jù)傳輸協(xié)議叫，實現(xiàn)了多鏈路多通道串行傳輸?shù)?b class="flag-6" style="color: red">同步傳輸，單通道的數(shù)據(jù)傳輸速率達(dá)到12.5 Gbps，顯著提升了數(shù)據(jù)轉(zhuǎn)換器

2017-10-31 17:16:19

通過ADC來詳細(xì)了解JESD204B規(guī)范的各層

隨著高速ADC跨入GSPS范圍，與FPGA(定制ASIC)進(jìn)行數(shù)據(jù)傳輸?shù)氖走x接口協(xié)議是JESD204B。為了捕捉頻率范圍更高的RF頻譜，需要寬帶RF ADC。在其推動下，對于能夠捕捉更寬帶寬并支持

2017-11-16 18:48:16

9537

JESD204B SystemC module 設(shè)計簡介(一)

本設(shè)計致力于用SystemC語言建立JESD024B的協(xié)議標(biāo)準(zhǔn)模型，描述JESD204B的所有行為，并且能夠保證用戶可以通過該JESD204B的SystemC庫，進(jìn)行JESD204B行為的仿真

2017-11-17 09:36:56

3002

JESD204B標(biāo)準(zhǔn)及演進(jìn)歷程

在從事高速數(shù)據(jù)擷取設(shè)計時使用FPGA的人大概都聽過新JEDEC標(biāo)準(zhǔn)「JESD204B」的名號。近期許多工程師均聯(lián)絡(luò)德州儀器，希望進(jìn)一步了解 JESD204B 接口，包括與FPGA如何互動、JESD204B如何讓他們的設(shè)計更容易執(zhí)行等。本文介紹 JESD204B標(biāo)準(zhǔn)演進(jìn)，以及對系統(tǒng)設(shè)計工程師有何影響。

2017-11-18 02:57:01

13942

JESD204B子類(第二部分)：子類1與子類2系統(tǒng)考慮因素

在“JESD204B子類(第一部分)：JESD204B子類簡介與確定性延遲”一文中，我們總結(jié)了JESD204B子類和確定性延遲，并給出了子類0系統(tǒng)中多芯片同步的應(yīng)用層解決方案詳情。

2019-04-15 16:25:01

3610

JESD204B接口標(biāo)準(zhǔn)中的眼圖測量

該視頻將為觀眾介紹JESD204B接口中的眼圖測量。

2019-08-01 06:19:00

3157

JESD204B接口中的眼圖測量方法

該視頻將為觀眾介紹JESD204B接口中的眼圖測量。

2019-08-19 06:06:00

4377

實現(xiàn)JESD204B A/D轉(zhuǎn)換器至FPGA設(shè)計的方法和技巧（3.3）

來自ADI公司和Xilinx公司的專家齊聚一堂，共同展示兩種JESD204B A/D轉(zhuǎn)換器至FPGA設(shè)計，同時介紹其實現(xiàn)技巧。

2019-07-03 06:14:00

1959

JESD204B在A/D轉(zhuǎn)換器到FPGA設(shè)計中的作用（3.2）

來自ADI公司和Xilinx公司的專家齊聚一堂，共同講解JESD204B介面標(biāo)準(zhǔn)的重要性，同時介紹它在A/D轉(zhuǎn)換器到FPGA設(shè)計中的作用。

2019-07-03 06:13:00

1292

JESD204B在ADI轉(zhuǎn)換器中的實現(xiàn)方式

ADI Jesd204B在線研討會系列第4講，討論確定性延遲和多芯片同步，以及在ADI轉(zhuǎn)換器產(chǎn)品中的實現(xiàn)方式。

2019-06-11 06:16:00

2259

悄悄告訴你們?nèi)绾问褂?b class="flag-6" style="color: red">JESD204B同步多個ADC！

）和并行輸出ADC的需要，延遲不一致的問題對系統(tǒng)設(shè)計人員而言歷來是一個難題。 JESD204B提供了一個方法通過一個或多個差分信號發(fā)送高速串行數(shù)據(jù)，比如發(fā)送ADC的輸出。JESD204B規(guī)范本身具有實現(xiàn)通道間粗調(diào)對齊的功能。數(shù)據(jù)分割為幀，并持續(xù)發(fā)送至

2021-03-25 14:49:55

5629

LTC2122：帶JESD204B串行輸出的雙14位170 Msps ADC數(shù)據(jù)表

LTC2122：帶JESD204B串行輸出的雙14位170 Msps ADC數(shù)據(jù)表

2021-05-09 21:06:02

帶JESD204B串行接口的14位250 Msps ADC系列

帶JESD204B串行接口的14位250 Msps ADC系列

2021-05-18 15:04:50

LTC2123：帶JESD204B串行輸出的雙14位250 Msps ADC數(shù)據(jù)表

LTC2123：帶JESD204B串行輸出的雙14位250 Msps ADC數(shù)據(jù)表

2021-05-24 08:01:59

JESD204B是否真的適合你

作者：Sureena Gupta 如果您有接觸使用 FPGA 的高速數(shù)據(jù)采集設(shè)計，沒準(zhǔn)聽說過新術(shù)語“JESD204B”。我在工作中看到過很多工程師詢問有關(guān) JESD204B 接口的信息以及

2021-11-10 09:43:33

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JESD204B時鐘網(wǎng)絡(luò)原理概述

明德?lián)P的JESD204B采集卡項目綜合上板后，可以使用上位機通過千兆網(wǎng)來配置AD9144和AD9516板卡，實現(xiàn)高速ad采集。最終可以在示波器和上位機上采集到設(shè)定頻率的正弦波。本文重點介紹JESD204B時鐘網(wǎng)絡(luò)。

2022-07-07 08:58:11

1296

通過同步多個JESD204B ADC實現(xiàn)發(fā)射器定位參考設(shè)計

電子發(fā)燒友網(wǎng)站提供《通過同步多個JESD204B ADC實現(xiàn)發(fā)射器定位參考設(shè)計.zip》資料免費下載

2022-09-05 15:10:46

如何構(gòu)建您的JESD204B 鏈路

如何構(gòu)建您的JESD204B 鏈路

2022-11-04 09:52:11

理解JESD204B協(xié)議

理解JESD204B協(xié)議

2022-11-04 09:52:12

JESD204B：適合您嗎？

JESD204B：適合您嗎？

2022-11-07 08:07:23

使用JESD204B同步多個ADC

許多通信、儀器儀表和信號采集系統(tǒng)要求能夠同時對多個模數(shù)轉(zhuǎn)換器（ADC）上的模擬輸入信號進(jìn)行采樣。然后，需要處理采樣的數(shù)據(jù)，期望在這些輸入之間同步，每個輸入都有自己不同的延遲。對于系統(tǒng)設(shè)計人員來說，歷來是應(yīng)對低壓數(shù)字信號（LVDS）和并行輸出ADC的艱巨挑戰(zhàn)。

2022-12-21 14:41:52

1676

JESD204B學(xué)習(xí)手冊

JESD204B接口一般用在高速的AD和DA芯片上，用于傳輸采集到的數(shù)據(jù)。該接口相比LVDS可以減少大量的IO管腳，所以正在逐步取代LVDS接口(引用wp446-jesd204b.pdf)。

2022-12-22 09:45:18

1774

FMC子卡設(shè)計原理圖：FMCJ456-基于JESD204B的2路3GspsAD 2路3Gsps DA FMC子卡

MC子卡模塊, 超寬帶接收機, 多通道MIMO通信, JESD204B板卡, JESD204B

2023-01-06 10:06:44

439

在賽靈思FPGA上快速實現(xiàn)JESD204B

JESD204是一款高速串行接口，用于將數(shù)據(jù)轉(zhuǎn)換器（ADC和DAC）連接到邏輯器件。該標(biāo)準(zhǔn)的修訂版B支持高達(dá)12.5 Gbps的串行數(shù)據(jù)速率，并確保JESD204鏈路上的可重復(fù)確定性延遲。隨著轉(zhuǎn)換器速度和分辨率的不斷提高，JESD204B接口在ADI公司的高速轉(zhuǎn)換器和集成RF收發(fā)器中變得越來越普遍。

2023-01-09 16:41:38

2969

JESD204B是FPGA中的新流行語嗎

JESD204B規(guī)范是JEDEC標(biāo)準(zhǔn)發(fā)布的較新版本，適用于數(shù)據(jù)轉(zhuǎn)換器和邏輯器件。如果您正在使用FPGA進(jìn)行高速數(shù)據(jù)采集設(shè)計，您會聽到新的流行詞“JESD204B”。與LVDS和CMOS接口相比，這一較新的版本具有顯著的優(yōu)勢，因為它包括更簡單的布局和更少的引腳數(shù)。

2023-05-26 14:49:31

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