每個(gè)FPGA芯片(FPGA)是由有限個(gè)帶有可編程連接預(yù)定義資源組成。這些互連資源通過(guò)LabVIEW FPGA模塊實(shí)現(xiàn)用戶設(shè)計(jì)的數(shù)字電路。用戶創(chuàng)建FPGA VI時(shí)設(shè)計(jì)一個(gè)電路示意圖，以說(shuō)明FPGA邏輯塊的連接方式。編譯VI時(shí)編譯工具將FPGA VI轉(zhuǎn)換為FPGA電路。

注： 本主題包含底層FPGA的實(shí)現(xiàn)概述。理解上述概念并非為入門(mén)LabVIEW FPGA模塊的必需要求，但對(duì)于用戶創(chuàng)建更為有效的FPGA VI可能有所幫助。

下圖為邏輯塊、I/O塊和FPGA上可編程連線間的關(guān)系示意圖。

設(shè)計(jì)FPGA應(yīng)用時(shí)，下列FPGA規(guī)范為重要的考慮因素。
.可配置的邏輯塊數(shù)量
.固定函數(shù)邏輯塊的數(shù)量（例如，乘法器）
.存儲(chǔ)器資源的大小（例如，嵌入式塊RAM）
關(guān)于FPGA基礎(chǔ)的更多信息，見(jiàn)。

觸發(fā)器、LUT和邏輯片

邏輯資源為FPGA上可執(zhí)行邏輯函數(shù)的資源。邏輯資源被組合在片內(nèi)，以創(chuàng)建可配置邏輯塊。每個(gè)邏輯片包含一組LUT、觸發(fā)器和多路復(fù)用器。每個(gè)LUT是硬接線在FPGA上的邏輯門(mén)的集合，UT是存儲(chǔ)每個(gè)輸入組合的預(yù)定義輸出列表的邏輯塊，因此能夠快速獲取邏輯操作的輸出。觸發(fā)器是由能夠?qū)崿F(xiàn)2個(gè)穩(wěn)態(tài)并以單個(gè)位表示的電路組成。多路復(fù)用器（通常稱為MUX）為在兩個(gè)或更多輸入端進(jìn)行選擇并輸出選中輸入端的電路。

不同的FPGA系列執(zhí)行邏輯片和LUT的方式不同。例如，Virtex-II FPGA上的邏輯片帶有兩個(gè)LUT和兩個(gè)觸發(fā)器。Virtex-5 FPGA上的邏輯片帶有四個(gè)LUT和四個(gè)觸發(fā)器。此外，LUT的輸入端數(shù)量通常為2至6個(gè)，實(shí)際數(shù)量取決于FPGA系列。

寄存器

寄存器是存儲(chǔ)位模式的一組觸發(fā)器。FPGA上的寄存器帶有時(shí)鐘、輸入數(shù)據(jù)、輸出數(shù)據(jù)和啟用信號(hào)端口。在每個(gè)時(shí)鐘周期內(nèi)，輸入數(shù)據(jù)被觸發(fā)且存儲(chǔ)在內(nèi)部，然后更新輸出數(shù)據(jù)為與內(nèi)部存儲(chǔ)數(shù)據(jù)匹配的值。FPGA VI使用寄存器執(zhí)行下列函數(shù)：
.在循環(huán)計(jì)數(shù)間保持狀態(tài)
.I/O同步
.時(shí)鐘域間的握手?jǐn)?shù)據(jù)
.流水線
.與主控VI通信
寄存器是了解FPGA VI的定時(shí)考慮因素的重要概念。

塊RAM

塊RAM或塊存儲(chǔ)器是嵌入在FPGA上用于存儲(chǔ)數(shù)據(jù)的RAM。通常，LabVIEW使用塊存儲(chǔ)器實(shí)現(xiàn)存儲(chǔ)器和FIFO函數(shù)。 用戶可指定LabVIEW分別使用FIFO屬性和存儲(chǔ)器屬性對(duì)話框?qū)崿F(xiàn)FIFO和存儲(chǔ)器項(xiàng)。