作者：NingHeChuan（寧河川）

前言：狀態(tài)機(jī)大法好，狀態(tài)機(jī)幾乎可以實(shí)現(xiàn)一切時序邏輯電路。

有限狀態(tài)機(jī)（Finite State Machine， FSM），根據(jù)狀態(tài)機(jī)的輸出是否與輸入有關(guān)，可分為Moore型狀態(tài)機(jī)和Mealy型狀態(tài)機(jī)。Moore型狀態(tài)機(jī)輸出僅僅與現(xiàn)態(tài)有關(guān)和Mealy型狀態(tài)機(jī)不僅與現(xiàn)態(tài)有關(guān)，也與輸入有關(guān)，所以會受到輸入的干擾，可能會產(chǎn)生毛刺（Glith）的現(xiàn)象，所以我們通常使用的是Moore型狀態(tài)機(jī)。

狀態(tài)機(jī)的編碼，二進(jìn)制編碼（Binary），格雷碼編碼（Gray-code），獨(dú)熱碼（One-hot）。不同的編碼方式是防止在狀態(tài)轉(zhuǎn)移中發(fā)生突變，使得狀態(tài)轉(zhuǎn)移更為穩(wěn)定，系統(tǒng)更加可靠，但是通常情況下我們直接采用的是二進(jìn)制進(jìn)行編碼，除非系統(tǒng)對穩(wěn)定性和狀態(tài)編碼有特殊要求。

狀態(tài)機(jī)的描述，一段式、二段式、三段式。

一段式狀態(tài)機(jī)，將組合邏輯和時序邏輯混合在一起，這樣的寫法對于邏輯簡單的狀態(tài)機(jī)來說還是可以使用的，但是對于復(fù)雜的邏輯就不推薦了，如果狀態(tài)復(fù)雜也會容易出錯，而且一個always塊中信號太多也不利于維護(hù)和修改。

//狀態(tài)參數(shù)聲明

parameter S0 = 4‘b0000，

S1 = 4’b0001，

s2 = 4‘b0010;

//FSM one segment

reg ［3:0］ state;

always @（posedge clk or negedge rst_n）begin

if（！rst_n）

state 《= S0;

else begin

case（state）

S0：

S1：

S2：

。

。

。

default：

endcase

end

end

兩段式狀態(tài)機(jī)也是一種常用的寫法，它把組合邏輯和時序邏輯區(qū)分出來，第一段負(fù)責(zé)狀態(tài)的轉(zhuǎn)移，第二段是組合邏輯賦值，但是這種寫法的缺點(diǎn)是，組合邏輯較容易產(chǎn)生毛刺等常見問題，關(guān)于組合邏輯較容易產(chǎn)生毛刺原因，下文會提到。

//狀態(tài)參數(shù)聲明

parameter S0 = 4’b0000，

S1 = 4‘b0001，

s2 = 4’b0010;

//FSM two segment

reg ［3:0］ pre_state;

reg ［3:0］ next_state;

//--------------------------------------

//FSM one

always @（posedge clk or negedge rst_n）begin

if（！rst_n）

pre_state 《= S0;

else

pre_state 《= next_state;

end

//FSM two

always @（*）begin

case（pre_state）

S0：

S1：

S2：

。

。

。

default：;

endcase

end

三段式狀態(tài)機(jī)就可以較好的解決一段二段的不足，我也是比較推薦的寫法，第一段采用時序邏輯負(fù)責(zé)狀態(tài)轉(zhuǎn)移，第二段組合邏輯負(fù)責(zé)數(shù)據(jù)賦值，第三段時序邏輯負(fù)責(zé)輸出，代碼層次清晰，容易維護(hù)，時序邏輯的輸出解決了兩段式寫法中組合邏輯的毛刺問題。但是資源消耗會多一些，此外，三段式從輸入到輸出會比一段式和二段式延遲一個時鐘周期。在書寫狀態(tài)機(jī)的時候，一定要事先設(shè)計(jì)好狀態(tài)轉(zhuǎn)移圖，將所有的狀態(tài)都考慮到，避免狀態(tài)進(jìn)入死循環(huán)，或者跳到偏離態(tài)。

//狀態(tài)參數(shù)聲明

parameter S0 = 4‘b0000，

S1 = 4’b0001，

s2 = 4‘b0010;

//FSM three segment

//--------------------------------------

//FSM one

always @（posedge clk or negedge rst_n）begin

if（！rst_n）

pre_state 《= S0;

else

pre_state 《= next_state;

end

//FSM two

always @（*）begin

case（pre_state）

S0：

S1：

S2：

。

。

。

default：;

endcase

end

//FSM three

always @（posedge clk or negedge rst_n）begin

if（！rst_n）

dout 《= ’b0;

else begin

case（pre_state）

S0：

S1：

S2：

。

。

。

default：;

endcase

end

end

如下圖，我通過一個實(shí)例來說明一下狀態(tài)機(jī)的使用。下面是一個序列檢測狀態(tài)轉(zhuǎn)移圖，檢測是的使1101這個序列，我們給這個序列的檢測序列是11101 1101這一串?dāng)?shù)據(jù)。在這個序列檢測器中，我們允許使用重復(fù)位。也就是說，前一個“1101”最后一位的1可以作為后一個“1101”序列的起始位。如果不允許重復(fù)為位，只需要將S4到S2的轉(zhuǎn)移替換成S4到S1即可。

首先，從輸出狀態(tài)S0開始檢測，當(dāng)S0檢測到1時跳到S1，否則跳回S0，S1檢測到1狀態(tài)跳到S2，否則跳回S0，S2檢測到0狀態(tài)跳到S3，否則還停留在S2狀態(tài)，因?yàn)檫@里我們的檢測序列允許重復(fù)位，所以S1檢測到的1與S2檢測到的1保留，不舍棄作為一下組1101的前兩位，所以只需要繼續(xù)檢測下一位數(shù)據(jù)即可。S3、S4的狀態(tài)一次類推。這里舉著個例子是為了說明狀態(tài)機(jī)的狀態(tài)跳轉(zhuǎn)，在我們實(shí)際的設(shè)計(jì)中這種情況也是會遇到的。

在使用狀態(tài)機(jī)來描述時序電路的時候，首先應(yīng)該做的是畫出狀態(tài)轉(zhuǎn)移圖，然后根據(jù)狀態(tài)跳轉(zhuǎn)來描述代碼，最后便會事半功倍。這段序列檢測的代碼我也貼出來。當(dāng)然這只是序列檢測的一個應(yīng)用了，我前面也說了狀態(tài)機(jī)機(jī)會可以實(shí)現(xiàn)一切的時序電路。如果你遇到實(shí)在不好解決的設(shè)計(jì)，那么這個時候，你就可以考慮一下使用狀態(tài)機(jī)了。

module state（

input mclk，

input rst_n，

input din，

output reg dout;

）;

parameter s0 = 3‘b000，

s1 = 3’b001，

s2 = 3‘b010，

s3 = 3’b011，

s4 = 3‘b100;//狀態(tài)

//此為三段式狀態(tài)機(jī)，還有一段式狀態(tài)機(jī)，二段式狀態(tài)機(jī)

reg ［2:0］ present_state， next_state;

//用摩爾狀態(tài)機(jī)設(shè)計(jì)1011序列檢測器

//狀態(tài)寄存器

always @（posedge mclk or negedge rst_n）

begin

if（！rst_n）

present_state 《= s0;

else

present_state 《= next_state;

end

//狀態(tài)轉(zhuǎn)換模塊

always @（*）

begin

case（present_state）

s0： if（din==1）

next_state = s1;

else

next_state = s0;

s1： if（din==0）

next_state = s2;

else

next_state = s1;

s2： if（din==1）

next_state = s3;

else

next_state = s0;

s3： if（din==1）

next_state = s4;

else

next_state = s2;

s4： if（din==0）

next_state = s2;

else

next_state = s1;

default： next_state = s0;

endcase

end

always @（posedge clk or negedge rst_n）begin

if（！rst_n）

dout 《= 1’b0;

else if（present_state ==s4）

dout 《= 1‘b1;

else

dout 《= 1’b0;

end

63 endmodule

在狀態(tài)機(jī)的設(shè)計(jì)中，一段式狀態(tài)機(jī)用時序邏輯，二段式狀態(tài)機(jī)第一段用時序邏輯，第二段用組合邏輯，三段式狀態(tài)機(jī)第一段用時序邏輯，第二段用組合邏輯，第三段用時序邏輯。我在設(shè)計(jì)的時候，嘗試把第二段寫成時序邏輯，最終結(jié)果并沒有影響，時序邏輯隨時鐘變化，組合邏輯是直接賦值，所以在第三段狀態(tài)機(jī)進(jìn)行輸出時，輸出結(jié)果肯定是穩(wěn)定的，但是這樣會限制fmax。如果用時序邏輯的主頻率過高的話，可能不如第二段組合邏輯賦值來的穩(wěn)定，這里就還需要考慮到時序分析了，暫且不談。這里還需要提的是使用三段式狀態(tài)機(jī)相較于一段二段式，會延遲一個時鐘周期輸出，就是因?yàn)榈谌问褂昧藭r序邏輯的緣故。

既然談狀態(tài)機(jī)的時候，說到了組合邏輯會產(chǎn)生毛刺的現(xiàn)象，那么這里就順便整理一下，為什么組合邏輯會產(chǎn)生毛刺，組合邏輯的冒險(xiǎn)與競爭分析。

競爭（Competition）在組合邏輯電路中，某個輸入變量通過兩條或兩條以上的途徑傳到輸出端，由于每條途徑延遲時間不同，到達(dá)輸出門的時間就有先有后，這種現(xiàn)象稱為競爭。把不會產(chǎn)生錯誤輸出的競爭的現(xiàn)象稱為非臨界競爭。把產(chǎn)生暫時性的或永久性錯誤輸出的競爭現(xiàn)象稱為臨界競爭。

冒險(xiǎn)（risk）信號在器件內(nèi)部通過連線和邏輯單元時，都有一定的延時。延時的大小與連線的長短和邏輯單元的數(shù)目有關(guān)，同時還受器件的制造工藝、工作電壓、溫度等條件的影響。信號的高低電平轉(zhuǎn)換也需要一定的過渡時間。由于存在這兩方面因素，多路信號的電平值發(fā)生變化時，在信號變化的瞬間，組合邏輯的輸出有先后順序，并不是同時變化，往往會出現(xiàn)一些不正確的尖峰信號，這些尖峰信號稱為“毛刺”。如果一個組合邏輯電路中有“毛刺”出現(xiàn)，就說明該電路存在冒險(xiǎn)

競爭冒險(xiǎn)（Competition risk）產(chǎn)生原因：由于延遲時間的存在，當(dāng)一個輸入信號經(jīng)過多條路徑傳送后又重新會合到某個門上，由于不同路徑上門的級數(shù)不同，或者門電路延遲時間的差異，導(dǎo)致到達(dá)會合點(diǎn)的時間有先有后，從而產(chǎn)生瞬間的錯誤輸出。

首先看下面這個電路，使用了兩個邏輯門，一個非門和一個與門，本來在理想情況下F的輸出應(yīng)該是一直穩(wěn)定的0輸出，但是實(shí)際上每個門電路從輸入到輸出是一定會有時間延遲的，這個時間通常叫做電路的開關(guān)延遲。而且制作工藝、門的種類甚至制造時微小的工藝偏差，都會引起這個開關(guān)延遲時間的變化。

實(shí)際上如果算上非門的延遲的話，那么F最后就會產(chǎn)生毛刺。信號由于經(jīng)由不同路徑傳輸達(dá)到某一匯合點(diǎn)的時間有先有后的現(xiàn)象，就稱之為競爭，由于競爭現(xiàn)象所引起的電路輸出發(fā)生瞬間錯誤的現(xiàn)象，就稱之為冒險(xiǎn)，所以在設(shè)計(jì)中我們要注意避免這個現(xiàn)象，最簡單的避免方法是盡量使用時序邏輯同步輸出。

這篇狀態(tài)機(jī)和組合邏輯的冒險(xiǎn)競爭就聊到這里，下次我們接著說時序邏輯的冒險(xiǎn)競爭。