2. 第二全局時鐘資源
第二全局時鐘資源屬于長線資源，長度和驅(qū)動能力僅次于全局時鐘資源，也可以驅(qū)動芯片內(nèi)部的任何一個邏輯，抖動和延時僅次于全局時鐘。在設(shè)計中，一般將高頻率、高扇出的時鐘使能信號以及高速路徑上的關(guān)鍵信號指定為全局第二時鐘信號。使用全局時鐘資源并不占用邏輯資源，也不影響其他布線資源；第二時鐘資源占用的是芯片內(nèi)部的資源，占用部分邏輯資源，各個部分的布線會相互影響，所以建議在設(shè)計中邏輯占用資源不超過70%時使用。

使用第二時鐘資源：可以在約束編輯器中的專用約束Misc選項中，指定所選信號使用低抖動延遲資源“Low Skew”來指定，也可以在ucf文件中添加“USELOWSKEWLINES"約束命令。比如：
NET "s1" USELOWSKEWLINES;

2. ISE時序分析器
單擊Design Summary中的Static Timing就可以啟動時序分析器（Timing Analyzer）。在綜合、布局布線階段ISE就會估算時延，給出大概的時延和所能達到的最大時鐘頻率，經(jīng)過PAR后，在Static Timing中給出的是準確的時延，給出的時序報告可以幫助我們找到關(guān)鍵路徑，然后針對其進行優(yōu)化，提高系統(tǒng)的時鐘頻率。

造成時序性能差的原因很多，主要分為3種：

1. 布局太差
一般和代碼本身沒有關(guān)系。解決方案：只能從軟件自身的布局算法考慮（調(diào)整布局的努力程度）或者使用高端芯片

2. 邏輯級數(shù)太多
邏輯級數(shù)越多，資源的利用率越高，但是對工作頻率的影響也越大。解決方案：1.使用流水線技術(shù)；2.如果是多周期路徑，添加多周期約束；3.良好的編碼習慣，不要過多嵌套if-else，盡量使用case代替if語句。

3. 信號扇出過高
高扇出會造成信號傳輸路徑過長，從而降低時序性能。解決方案：1.邏輯復制；2.區(qū)域約束，想過邏輯放置在一起。

4. 不要同時使用雙邊沿觸發(fā)
FPGA的底層工藝都是單向的同步電路，所以本身不支持統(tǒng)一信號的爽邊沿觸發(fā)，ISE在實際處理的時候，會自動將該信號2倍頻，然后利用第一個沿處理上升沿，第二個沿處理下降沿。這樣在分析時序時，自動把約束升級為ucf文件中的兩倍。

5. Xilinx最優(yōu)時序解決方案
I/O約束
根據(jù)Xilinx器件的特點，控制信號置于器件的頂部或底部，且垂直布置；數(shù)據(jù)總線的I/O置于器件的左右兩側(cè)，且水平布置，這樣可以最大程度的利用芯片底層結(jié)構(gòu)。

ISE實現(xiàn)工具
ISE中的工具具備不同的努力程度，直接使用最高級別的可以提高時序性能，但是會耗費很多時間，所以應該逐步調(diào)整努力程度。第一遍使用默認的參數(shù)選項，如果不滿足再調(diào)整綜合、映射、布局布線的參數(shù)。

參考資料：
1. 《Xilinx FPGA開發(fā)使用教程》 田耘 徐文波

2. 如何正確使用FPGA的時鐘資源

3. FPGA IP核和硬件原語的關(guān)系！