中頻信號(hào)分為和差兩路，高速A／D與DSP組成的數(shù)據(jù)采集系統(tǒng)要分別對(duì)這兩路信號(hào)進(jìn)行采集。對(duì)于兩路數(shù)據(jù)采集電路，A／D與DSP的接口連接是一樣的。兩個(gè)A／D同時(shí)將和路與差路信號(hào)采樣，并分別送入兩個(gè)FIFO;DSP分時(shí)從兩個(gè)FIFO中讀出采集的數(shù)據(jù)，完成數(shù)據(jù)的采集。

　　1 數(shù)據(jù)采集系統(tǒng)組成及原理

　　數(shù)據(jù)采集系統(tǒng)由A／D、FIFO、CPLD以及數(shù)字信號(hào)處理板組成，圖1為采集系統(tǒng)的組成框圖。

　　系統(tǒng)中，和路和差路中頻信號(hào)都是模擬中頻信號(hào)，經(jīng)過(guò)A／D 芯片將模擬信號(hào)變成數(shù)字信號(hào)，再經(jīng)過(guò)FIFO芯片，將采集到的數(shù)據(jù)送人數(shù)字信號(hào)處理板。數(shù)字信號(hào)處理板中的處理器是DSP。DSP的數(shù)據(jù)線和2片F(xiàn)IFO的數(shù)據(jù)線連接，同時(shí)也和CPLD連接，地址線和CPLD連接。2片F(xiàn)IFO芯片的讀寫控制邏輯由1個(gè)CPLD進(jìn)行控制。CPLD與上位機(jī)的數(shù)據(jù)線、地址線連接，數(shù)字信號(hào)處理板通過(guò)CPLD和上位機(jī)通信。

　　2 芯片的特點(diǎn)及選擇

　　2.1 AD6644高速模數(shù)轉(zhuǎn)換器

　　AD6644是一種單片式的高速、高性能的14位模／數(shù)轉(zhuǎn)換器，內(nèi)含采樣保持電路和基準(zhǔn)源。AD6644提供兼容3.3 V CMOS電平輸出;采樣速率最高可達(dá)65 Msps，一般采樣速率為40 Msps;信噪比典型值為74 dB，無(wú)雜散動(dòng)態(tài)范圍SFDR為100 dB;功耗為1.3 W，輸入模擬帶寬可達(dá)250 MHz，溫度范圍為-25℃～+85℃。

　　AD6644采用三級(jí)子區(qū)式的轉(zhuǎn)換結(jié)構(gòu)，既保證了精度又降低了功耗，其功能框圖如圖2所示。它的模擬信號(hào)輸入方式是差分結(jié)構(gòu)，每個(gè)輸入的電壓以2.4 V為中心，上下范圍在0.55 V以內(nèi)。由于兩個(gè)輸入的相位相差180°，所以AD6644的模擬輸入信號(hào)的最大峰一峰值為2.2 V。由圖2可以看出，差分模擬輸入端先經(jīng)過(guò)緩沖后進(jìn)入第一個(gè)采樣保持器（TH1）。當(dāng)編碼時(shí)鐘為高時(shí)，TH1進(jìn)入保持狀態(tài)。TH1內(nèi)保持的值作為粗的5位ADC1的輸入。ADC1的數(shù)字輸出驅(qū)動(dòng)一個(gè)5位數(shù)／模轉(zhuǎn)換器DAC1。DAC1要求具有通過(guò)激光校正的14位精度。延遲的模擬信號(hào)與DAC1的輸出相減，產(chǎn)生第一剩余信號(hào)，并送給采樣保持器TH3。采樣保持器TH2的作用是延遲，為補(bǔ)償ADC1的數(shù)字延時(shí)提供了模擬延時(shí)，使送入TH3的兩路信號(hào)同時(shí)到達(dá)。

　　第一剩余信號(hào)送人由5位ADC2，5位DAC2和通道TH4組成的第2轉(zhuǎn)換階段。第2個(gè)DAC要求具有校正的10位精度。TH5的輸入是通過(guò)由DAC2輸出與被TH4延遲第1個(gè)剩余信號(hào)而獲得的第2個(gè)剩余信號(hào)相減，TH4與TH2的作用相同。TH5驅(qū)動(dòng)最后6位ADC3。ADC1、ADC2、ADC3的數(shù)字輸出總和與數(shù)字誤差校正邏輯一起產(chǎn)生最終的輸出數(shù)據(jù)，結(jié)果是14位二進(jìn)制補(bǔ)碼編碼的并行數(shù)據(jù)。

　　2.2 TMS320C6713

　　本模塊的DSP芯片選用TI公司的浮點(diǎn)數(shù)字信號(hào)處理器TMS320C6713。TMS320C671 3內(nèi)有8個(gè)并行的處理單元，分為相同的兩組。其體系結(jié)構(gòu)采用超長(zhǎng)指令字（VLIW，Very Long Instruction Word）結(jié)構(gòu)，單指令長(zhǎng)32位，8個(gè)指令組成一個(gè)指令包，總共字長(zhǎng)為8×32=256位。芯片內(nèi)部設(shè)置了專門的指令分配模塊，可以將每個(gè)256位的指令包同時(shí)分配到8個(gè)處理單元，并由8個(gè)單元同時(shí)運(yùn)行。芯片的最高時(shí)鐘頻率達(dá)225 MHz，其最大處理能力可以達(dá)到1 800 MIPS。TMS320C6713的以上特點(diǎn)，保證了后端信號(hào)處理的實(shí)時(shí)性，能滿足本系統(tǒng)的性能要求。

　　2.3 FIFO存儲(chǔ)器IDT72V253

　　FIFO存儲(chǔ)器允許數(shù)據(jù)以不同的速率寫入和讀出，IDT72V253是一種高速的4 096字×18位的FIFO器件，如圖3所示。其最高頻率可達(dá)166 MHz，數(shù)據(jù)寫入數(shù)據(jù)讀出時(shí)間均為10 ns。當(dāng)鎖入的字?jǐn)?shù)超過(guò)4 096時(shí)，存儲(chǔ)器進(jìn)人滿狀態(tài)。FIFO的狀態(tài)可通過(guò)時(shí)間和狀態(tài)位——滿（FF／IR）、空（EF／OR）、半滿（HF）、PAE和PAF來(lái)獲得。當(dāng)存儲(chǔ)器滿時(shí)，F(xiàn)F／IR輸出為低電平;當(dāng)存儲(chǔ)器為空時(shí)，EF／OR輸出為低電平。當(dāng)FIFO存有不少于2 048字內(nèi)容時(shí)，HF輸出為高。PAE和PAF狀態(tài)位是可編程狀態(tài)位。當(dāng)寫使能端WEN電平變低時(shí)，待送入FIFO的數(shù)據(jù)在WCLK時(shí)鐘的同步下送人FIFO，當(dāng)?shù)谝粋€(gè)字被寫入時(shí)，EF／OR引腳的電平變?yōu)楦唠娖?當(dāng)送入的數(shù)據(jù)超過(guò)（n+1）（n為PAE的偏置值）個(gè)字時(shí)，可編程狀態(tài)位PAE變?yōu)楦唠娖?當(dāng)有（D／2）+1（2 049）個(gè)字寫入時(shí)，HF引腳電平變低;隨著數(shù)據(jù)的繼續(xù)寫入，會(huì)引起PAF引腳電平變低。如果沒有數(shù)據(jù)讀出，當(dāng)有（D—m）（4 096—m）個(gè)字寫入時(shí)，PAF引腳電平變低。當(dāng)FIFO數(shù)據(jù)寫滿時(shí)（對(duì)于IDT72V253，就是寫入4 096個(gè)字），F(xiàn)F／IR位變?yōu)榈碗娖剑柚箶?shù)據(jù)的進(jìn)一步寫入。當(dāng)FIFO寫滿時(shí)，第一個(gè)讀操作將會(huì)引起FF位電平變高，后來(lái)的讀操作將會(huì)引起HF和PAF引腳電平變高。當(dāng)FIFO里面只有n個(gè)字時(shí)，PAE引腳電平變低;當(dāng)最后一個(gè)字從FIFO讀出時(shí)，EF引腳電平變低，阻止進(jìn)一步的讀操作。

　　3 高速A／D轉(zhuǎn)換器與DSP的接口設(shè)計(jì)