電子設(shè)計的飛速進(jìn)步，使得傳統(tǒng)的電子系統(tǒng)可靠性面臨新的挑戰(zhàn)。一個日益突出的問題就是信號完整性和電磁干擾問題。由于電子系統(tǒng)的處理器頻率和電子信號頻率的不斷提升，高速和高密會使系統(tǒng)的輻射加重，低壓、高靈敏度會使系統(tǒng)的抗擾度降低。因此，電磁環(huán)境的干擾和系統(tǒng)內(nèi)部的相互竄擾，嚴(yán)重地威脅著電子設(shè)備的穩(wěn)定性、可靠性和安全性。

　　在電子產(chǎn)品設(shè)計中，PCB板的設(shè)計對解決EMI/EMC問題至關(guān)重要，而出色的仿真工具可以有效防止重復(fù)開模。為了幫助工程師解決PCB設(shè)計時遇到的EMI/EMC問題，電子工程專輯網(wǎng)站推出《高性能PCB的PI/SI和EMI/EMC設(shè)計》專題討論，邀請到Ansoft公司中國區(qū)高級應(yīng)用工程師李寶龍和Ansoft中國高級應(yīng)用工程師毛文杰博士擔(dān)任論壇嘉賓與讀者互動，我們基于此專題討論，總結(jié)了高速電路PI/SI和EMI/EMC設(shè)計中經(jīng)常出現(xiàn)的一些問題供讀者參考。

　　關(guān)于阻抗匹配問題

　　阻抗匹配是高頻電路設(shè)計時需要經(jīng)?？紤]的問題，而在某些低頻應(yīng)用場合（比如電話線）也需要考慮阻抗匹配，有網(wǎng)友就產(chǎn)生了疑惑，究竟什么情況下需要考慮阻抗匹配。該問題引起了工程師朋友熱烈的討論，有網(wǎng)友就提出，根據(jù)C=波長×頻率，只要信號頻率與傳輸線長度之積大于光速，就應(yīng)該考慮阻抗匹配。

　　李寶龍表示，對于分布參數(shù)電路的阻抗有三種解釋，一個是媒質(zhì)本征特性阻抗，它僅與媒質(zhì)的材料參量有關(guān)，對應(yīng)于平面波波阻抗；二是波阻抗，即電場與磁場的比值，它是特定一種波型的特性，TEM波，TE波，TM波有著不同的阻抗，它與傳輸線或波導(dǎo)類型，材料特性以及工作頻率有關(guān)；三是特征阻抗，即是從傳輸線上行波電壓和電流比。對于一般PCB上傳輸線，雙絞線和同軸線，我們假設(shè)為電磁波傳播方式為TEM波，電壓和電流是唯一確定的，因而阻抗是一定的。在實(shí)際PCB設(shè)計中，電源平面阻抗就是上述第一種。對于信號線，低速的輸入和輸出端口，為了得到最大負(fù)載功率，需要端口阻抗匹配（如微波電路，功率電路等）；如果不需要負(fù)載功率，也無須做匹配（低速數(shù)字電路如此），而此時傳輸線電氣長度比起波長來講微不足道，可以作為等勢導(dǎo)體，無須阻抗匹配。當(dāng)信號速度提高，當(dāng)互連線電氣長度和波長可比時，存在波峰波谷電勢差，這樣傳輸線上就會有反射，造成瞬態(tài)電壓累計變化，影響信號判決，這時候?yàn)榱朔€(wěn)定電壓，需要傳輸線或者源端負(fù)載端添加匹配，用來抑制反射。所以，阻抗，首先要看是哪種阻抗。匹配，是匹配誰，為了達(dá)成什么目的的匹配。

　　對于實(shí)際電路阻抗匹配的做法，有網(wǎng)友總結(jié)，在高頻中涉及到的匹配可以從有源和無源兩個方面考慮。一般采用無源器件的匹配都是從模擬信號的角度（也就是頻域），就是通過集總的RLC器件或分布式的傳輸線結(jié)構(gòu)達(dá)建匹配網(wǎng)絡(luò)，最終實(shí)現(xiàn)Zin等于Zo的共軛 （這是輸入匹配，有的情況下也需要輸出匹配，比如放大器匹配）；對于數(shù)字信號的匹配（時域波形），也叫做“均衡”，可通過設(shè)計均衡電路來完成，以減小波形失真。

　　帶DDR/DDR2器件的PCB設(shè)計

　　有多位網(wǎng)友都提出在設(shè)計DDR/DDR2器件時出現(xiàn)的EMI問題，并有網(wǎng)友提問對帶DDR/DDR2器件的PCB有什么好的分析方法來保證信號的讀寫正確，有什么好的設(shè)計的步驟和分析策略。

　　有網(wǎng)友表示，DDR數(shù)據(jù)線用DQS來鎖存，因此要保持等長。地址、控制線用時鐘來鎖存，因此需要和時鐘保持一定的等長關(guān)系，一般等長就沒有什么問題。阻抗方面，一般來說DDR需要60歐姆，DDR2需要50歐姆，走線不要打過孔，避免阻抗不連續(xù)。串?dāng)_方面，只要拉開線距，一層信號一層地，就不會出問題。也有網(wǎng)友表示他們模擬DDR2的結(jié)果：時鐘對線長誤差小于0.5mm；最大長度小于57mm；時鐘線與相對地址線的長度差小于10mm。

　　李寶龍表示，無論是PCB上使用芯片還是采用DIMM條，DDR和DDRx（包括DDR2，DDR4等）相對與傳統(tǒng)的同步SDRAM的讀寫，主要困難有三點(diǎn)：第一，時序。由于DDR采用雙沿觸發(fā)，和一般的時鐘單沿觸發(fā)的同步電路，在時序計算上有很大不同。DDR之所以雙沿觸發(fā)，其實(shí)是在芯片內(nèi)部做了時鐘的倍頻，對外看起來，數(shù)據(jù)地址速率和時鐘一樣。為了保證能夠被判決一組信號較小的相差skew，DDR對數(shù)據(jù)DQ信號使用分組同步觸發(fā)DQS信號，所以DDR上要求時序同步的是DQ和DQS之間，而不是一般數(shù)據(jù)和時鐘之間。另外，一般信號在測試最大和最小飛行時間Tflight時，使用的是信號沿通過測試電平Vmeas與低判決門限Vinl和和高門限Vinh之間來計算，為保證足夠的setup time和hold time，控制飛行時間，對信號本身沿速度不作考慮。而DDR由于電平低，只取一個中間電平Vref做測試電平，在計算setup time和hold time時，還要考量信號變化沿速率slew rate，在計算setup time和hold time時要加上額外的slew rate的補(bǔ)償。這個補(bǔ)償值，在DDR專門的規(guī)范或者芯片資料中都有介紹。第二，匹配。DRR采用SSTL電平，這個特殊buffer要求外接電路提供上拉，值為30～50ohm，電平VTT為高電平一半。這個上拉會提供buffer工作的直流電流，所以電流很大。此外，為了抑制反射，還需要傳輸線阻抗匹配，串連電阻匹配。這樣的結(jié)果就是，在DDR的數(shù)據(jù)信號上，兩端各有10～22ohm的串連電阻，靠近DDR端一個上拉；地址信號上，發(fā)射端一個串連電阻，靠近DDR端一個上拉。第三，電源完整性。DDR由于電平擺幅小（如SSTL2為2.5V，SSTL1為1.8V），對參考電壓穩(wěn)定度要求很高，特別是Vref和VTT，提供DDR時鐘的芯片內(nèi)部也常常使用模擬鎖相環(huán)，對參考電源要求很高；由于VTT提供大電流，要求電源阻抗足夠低，電源引線電感足夠小；此外，DDR同步工作的信號多，速度快，同步開關(guān)噪聲比較嚴(yán)重，合理的電源分配和良好的去耦電路十分必要。