ADC12QS065里用LVDS格式解決輸出信號傳輸問題

系統(tǒng)往往需要信號傳輸，在信號傳輸中不希望共模信號，共模信號處理困難。某些設(shè)計(jì)把來自傳感器輸出的單端信號轉(zhuǎn)換為全差分信號，然后，把此信號送到差分輸出ADC下游。這樣做的優(yōu)點(diǎn)是在差分線上引起的最大噪聲在兩條線上是共同的（假定差分線是對稱的）。

在輸入信號轉(zhuǎn)換數(shù)字?jǐn)?shù)據(jù)之后，必須傳輸它們到DSP或ASIC/FPGA進(jìn)行處理。流行的全差分輸出信號傳輸是方便的。全差分的輸出信號通過兩條對稱線給出和吸收電流。這種信號傳輸?shù)囊粋€例子是LVDS（低壓差分信號）格式。ADC12QS065用LVDS來解決所有這些系統(tǒng)問題（圖1）。

ADC12QS065在單片上包含4個12位ADC。每個ADC輸入都接收全差分信號。輸入共模電壓來源于共模輸出參考電壓VCOM12和VCOM34，由ADC12QS065提供。ADC12QS065可選擇全差分或單端時(shí)鐘源。為了采用LVDS，時(shí)鐘提供LVDS到CLKB，端接緊靠輸入引腳。若希望單端CMOS時(shí)鐘，則把CLKB接低態(tài)，而不需要端電阻器。

用差分環(huán)形振蕩器串行化每個ADC的輸出。輸入時(shí)鐘輸入乘12，并轉(zhuǎn)換到LVDS時(shí)鐘輸出，以使數(shù)據(jù)捕獲。輸入時(shí)鐘率的LVDS FRAME信號也在輸出產(chǎn)生來識別取樣數(shù)。

輸出定時(shí)為FPGA提供容易的數(shù)據(jù)捕獲。當(dāng)取樣數(shù)據(jù)準(zhǔn)備好時(shí)，發(fā)送輸出FRAME信號。在LVDS CLOCK OUT轉(zhuǎn)變之后，出現(xiàn)4個輸出通道的每個通道的MSB。LVDS CLOCK OUT 信號從DATA OUT 偏移四分之一周期，以減輕時(shí)鐘管理。在CLOCK OUT轉(zhuǎn)換時(shí)捕獲每個數(shù)據(jù)位。采用LVDS的另一個好處是可以用EIA/TIA568標(biāo)準(zhǔn)的雙絞線發(fā)送這些信號。滿足EIA/TIA568標(biāo)準(zhǔn)的雙絞線具有100Ω 特性阻抗。緊靠在一起并承載相反電流的導(dǎo)體產(chǎn)生非常低的輻射。在高SNR要求的場合這是所希望的。

在傳統(tǒng)單端并行CMOS輸出12位ADC中，需要49條（4×12+1）線發(fā)送轉(zhuǎn)換器，輸出到數(shù)字處理器。若把輸出位串行化，每個通道有單對差分線。也要說明輸出時(shí)鐘和幀信號線。

因?yàn)長VDS用來自電源的電流，靠來自LVDS端或其他的“操縱”（steering）電流，所以從電源恒定地吸收電流。這降低了呈現(xiàn)在電源線上的開關(guān)轉(zhuǎn)換負(fù)載。此優(yōu)點(diǎn)使電源線上的電源噪聲比較低，從而減小去耦電容的尺寸并減輕布線要求。

串行LVDS允許更小的封裝，而信號傳輸是非常有效的。然而在很多應(yīng)用中，低功耗是非常重要的。每個通道節(jié)省每毫瓦功率，對于需要幾個數(shù)據(jù)通道的系統(tǒng)有巨大意義。因此，除靜態(tài)驅(qū)動器外，ADC12QS0D65具有3個分離電源。可以連接每個電源使其成為單電原ADC或保護(hù)分離。分離電源進(jìn)一步隔離ADC內(nèi)部電路每部分。分離電源的另一個優(yōu)點(diǎn)是輸出驅(qū)動器電壓可以低到2.5V，以節(jié)省功耗。

ADC12QS065也具有自己內(nèi)部參考供電的能力，允許外部驅(qū)動基準(zhǔn)。這使多ADC可連組在一起，分別把所有的VRET和VREFN連接在一起?？勘ＷC每個芯片匹配的增益和偏移，可減小系統(tǒng)定標(biāo)要求。若系統(tǒng)允許差分信號傳輸，用低共模噪聲電感是有益的，可以降低電源瞬變，在輸出線上有低數(shù)字輻射。ADC12QS065從模擬輸入、時(shí)鐘輸入到串行LVDS輸出，提供全差分轉(zhuǎn)換。它所具有的分離電源能力允許用于進(jìn)一步模擬數(shù)字域分離，并提供較低的功耗

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通過低電壓差分信號(LVDS)傳輸高速信號

摘要：ANSI EIA/TIA-644標(biāo)準(zhǔn)定義的低電壓差分信號(LVDS)非常適合包括時(shí)鐘分配、點(diǎn)對點(diǎn)以及多點(diǎn)之間的信號傳輸。本文描述了使用LVDS將高速通訊信號分配到多個目的端的方法。

2009-04-24 16:05:19

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通過低電壓差分信號(LVDS)傳輸高速信號

2009-05-01 11:14:27

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低電壓差分信號傳輸(LVDS)在汽車電子中的應(yīng)用

低電壓差分信號傳輸(LVDS)已經(jīng)在眾多應(yīng)用中得到驗(yàn)證，LVDS在傳送高數(shù)據(jù)率信號的同時(shí)還具有其它優(yōu)勢: 與低電源電壓的兼容性；低功耗；低輻射；高抗干擾性；簡單的布線和終端匹

2010-08-31 11:14:52

1732

MAX1436 全差分輸入12位模數(shù)轉(zhuǎn)換器(ADC)

MAX1436具有自對齊的數(shù)據(jù)、時(shí)鐘以及幀對齊信號串行LVDS輸出。輸出數(shù)據(jù)以二元補(bǔ)碼或二進(jìn)制格式表示。

2011-04-12 12:00:59

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Agilent LVDS傳輸系統(tǒng)測試方案

LVDS是低壓差分信號的簡稱，由于其優(yōu)異的高速信號傳輸性能，目前在高速數(shù)據(jù)傳輸領(lǐng)域得到了越來越多的應(yīng)用。其典型架構(gòu)如下：一般LVDS的傳輸系統(tǒng)由FPGA加上LVDS的Serdes芯片組成，

2012-04-24 11:31:53

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LVDS解釋

什么是LVDS？現(xiàn)在的液晶顯示屏普遍采用LVDS接口，那么什么是LVDS呢？ LVDS（Low Voltage Differential Signaling)即低壓差分信號傳輸，是一種滿足當(dāng)今高性能數(shù)據(jù)傳輸應(yīng)用的新型技術(shù)。

2016-06-17 15:42:45

基于LVDS的超高速ADC數(shù)據(jù)接收設(shè)計(jì)

超高速ADC通常采用LVDS電平傳輸數(shù)據(jù)，高采樣率使輸出數(shù)據(jù)速率很高，達(dá)到百兆至吉赫茲量級，如何正確接收高速LVDS數(shù)據(jù)成為一個難點(diǎn)。本文以ADS42LB69芯片的數(shù)據(jù)接收為例，從信號傳輸和數(shù)據(jù)解碼兩方面，詳述了實(shí)現(xiàn)LVDS數(shù)據(jù)接收應(yīng)該注意的問題及具體實(shí)現(xiàn)方法，并進(jìn)行實(shí)驗(yàn)測試、驗(yàn)證了方法的正確性。

2017-11-17 10:40:01

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高速轉(zhuǎn)換器的lvds,cml,coms數(shù)字輸出的分析和對比

高速轉(zhuǎn)換器三種最常用的數(shù)字輸出是互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)、低壓差分信號(LVDS)和電流模式邏輯(CML)。ADC中每種數(shù)字輸出類型都各有優(yōu)劣，設(shè)計(jì)人員應(yīng)根據(jù)特定應(yīng)用仔細(xì)考慮。這些因素取決于ADC的采樣速率和分辨率、輸出數(shù)據(jù)速率、系統(tǒng)設(shè)計(jì)的電源要求，以及其他因素。本文將討論每種輸出類型的電

2017-11-17 20:08:48

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具有串行LVDS接口的4通道、12位、65MSPS模數(shù)轉(zhuǎn)換器ADS5242的詳細(xì)資料

集成鎖相環(huán)（PLL）將輸入ADC采樣時(shí)鐘乘以12倍。該高頻LVDS時(shí)鐘用于數(shù)據(jù)串行化和傳輸過程。每個內(nèi)部ADC的字輸出被串行化，并且首先傳送MSB或LSB。除了四個數(shù)據(jù)輸出之外，還傳輸位時(shí)鐘和字時(shí)鐘。位時(shí)鐘是采樣時(shí)鐘速度的6X，而字時(shí)鐘與采樣時(shí)鐘的速度相同。

2018-05-14 11:02:10

如何在在ADS527X中LVDS定時(shí)輸出的實(shí)現(xiàn)詳細(xì)資料概述

ADS527x是一個高性能的模數(shù)轉(zhuǎn)換器（ADC）系列，其特點(diǎn)是串行化的低電壓差分信號（LVDS）輸出。每個通道中的數(shù)據(jù)被保留并在LVDS格式的一對引腳上發(fā)送出去。除了減少多通道ADC的小數(shù)和封裝大小外，串行化還簡化了多通道ADC輸出到接收機(jī)的路由。

2018-05-16 08:44:24

如何用高數(shù)據(jù)速率電纜組件來傳輸和接收ADS8410/13ADC的數(shù)字信號

EQCD系列高數(shù)據(jù)速率電纜組件來傳輸和接收TI ADS8410／13 ADC的數(shù)字信號的指南。高速同軸電纜SAMTEC EQCD-02040.00 TBL-SBR-1被用作ADS8410／13提供高速（200 Mbps）LVDS接口。

2018-05-24 10:13:24

什么是LVDS輸出接口？LVDS輸出接口基礎(chǔ)知識詳細(xì)概述

，且抗電磁干擾（EMI）能力也比較差，會對RGB數(shù)據(jù)造成一定的影響；另外，TTL多路數(shù)據(jù)信號采用排線的方式來傳送，整個排線數(shù)量達(dá)幾十路，不但連接不便，而且不適合超薄化的趨勢。采用LVDS輸出接口傳輸數(shù)據(jù)，可以使這些問題迎刃而解，實(shí)現(xiàn)數(shù)據(jù)的高速率、

2018-08-28 08:00:00

LVDS接口分類和時(shí)序及輸出格式的詳細(xì)資料說明

本文檔的主要內(nèi)容詳細(xì)介紹的是LVDS接口分類和時(shí)序及輸出格式的詳細(xì)資料說明。

2019-04-30 08:00:00

新唐科技W584A065介紹

范圍從2.2V ~ 5.5V?？梢酝高^軟件及韌體(F/W library)Ultra-IO功能，提供W584A065程序設(shè)計(jì)者從而簡化了過程定義的輸出模式。 W584A065還提供了數(shù)字模擬轉(zhuǎn)換器

2020-02-03 11:21:53

696

在進(jìn)行PCB設(shè)計(jì)時(shí)對高速LVDS信號具有哪些要求

LVDS信號不僅是差分信號，而且還是高速數(shù)字信號。因此LVDS傳輸媒質(zhì)不管使用的是PCB線還是電纜，都必須采取措施防止信號在媒質(zhì)終端發(fā)生反射，同時(shí)應(yīng)減少電磁干擾以保證信號的完整性。

2020-03-08 13:14:00

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采用LVDS技術(shù)ADC12QS065芯片降低ADC布局的要求

當(dāng)共模信號較難處理或?qū)ο到y(tǒng)有負(fù)面影響的時(shí)候，需要進(jìn)行信號調(diào)理。部分系統(tǒng)的設(shè)計(jì)會將模擬變換器輸出的單端信號轉(zhuǎn)為全差分信號，然后將這些信號傳送到差分輸入ADC。這種設(shè)計(jì)的優(yōu)點(diǎn)是，大部分混入差分線路的噪聲會同時(shí)出現(xiàn)在兩條線路上（假設(shè)差分線路都是按差分方式平衡布局）。

2020-04-12 10:00:11

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LVDS在FPGA中的使用教程之LVDS傳輸在C4器件上的實(shí)現(xiàn)

LVDS信號的電壓擺幅只有350MV，為電流驅(qū)動的差分信號方式工作，最長的傳輸距離可以達(dá)到10米以上。為了確保信號在傳輸線當(dāng)中傳播時(shí)，不受反射信號的影響，LVDS信號要求傳輸線阻抗受控，其中單線

2020-12-30 16:57:25

AD9229：4通道、12位、50/65 MSPS、串行LVDS、3 V ADC

AD9229：4通道、12位、50/65 MSPS、串行LVDS、3 V ADC

2021-03-19 13:23:40

ADCLK846：1.8 V、6 LVDS/12 CMOS輸出低功耗時(shí)鐘扇出緩沖器

ADCLK846：1.8 V、6 LVDS/12 CMOS輸出低功耗時(shí)鐘扇出緩沖器

2021-03-20 11:31:10

AD9222：8通道、12位、40/50/65 MSPS、串行LVDS、1.8 V ADC 數(shù)據(jù)手冊

AD9222：8通道、12位、40/50/65 MSPS、串行LVDS、1.8 V ADC 數(shù)據(jù)手冊

2021-03-21 09:24:35

AD9522-5：12 LVDS/24 CMOS輸出時(shí)鐘發(fā)生器數(shù)據(jù)表

AD9522-5：12 LVDS/24 CMOS輸出時(shí)鐘發(fā)生器數(shù)據(jù)表

2021-04-28 10:53:01

具有LVDS輸出的LTM9011 ADC的AN147-Altera Stratix IV FPGA接口

具有LVDS輸出的LTM9011 ADC的AN147-Altera Stratix IV FPGA接口

2021-05-09 21:19:53

DC065A-B DC065A-B評估板

電子發(fā)燒友網(wǎng)為你提供ADI(ti)DC065A-B相關(guān)產(chǎn)品參數(shù)、數(shù)據(jù)手冊，更有DC065A-B的引腳圖、接線圖、封裝手冊、中文資料、英文資料，DC065A-B真值表，DC065A-B管腳等資料，希望可以幫助到廣大的電子工程師們。

2021-08-17 08:00:02

嵌入式log打印格式輸出技巧

嵌入式log打印格式輸出技巧Log 信息格式條件編譯可變參數(shù)宏C標(biāo)準(zhǔn)中一些預(yù)定義的宏格式輸出16進(jìn)制數(shù)組Log 信息格式參考目前主流嵌入式、安卓等輸出方式：[日志級別] 文件名：日志信息

2021-10-20 21:06:01

GM8827C 多通道LVDS 串行發(fā)送器，27位CMOS/TTL信號轉(zhuǎn)化為多路LVDS信號

GM8827C實(shí)現(xiàn)以7：1的壓縮比將27位CMOS/TTL信號（RGB 8位和HSYNC、VSYNC、 DE）換成串行 LVDS 輸出數(shù)據(jù)流。輸入時(shí)鐘經(jīng)內(nèi)部鎖相后，同頻率輸出，同時(shí)轉(zhuǎn)換為 LVDS

2021-11-30 21:06:05

TTL轉(zhuǎn)LVDS芯片1.8V低功耗LVDS概述

產(chǎn)品概述 ? ? GM8285C型1.8V低功耗28位LVDS發(fā)送器，其功能是將并行數(shù)據(jù)編碼為高速串行數(shù)據(jù)，實(shí)現(xiàn)信號的快速可靠傳輸。該器件可將28位并行數(shù)據(jù)轉(zhuǎn)換為4對串行LVDS差分信號，同時(shí)并行

2022-06-02 17:01:40

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LVDS接口靜電保護(hù)芯片選用TVS二極管，如何選型號？

在數(shù)據(jù)傳輸過程中，還必須有時(shí)鐘信號的參與，LVDS端口無論傳輸數(shù)據(jù)還是傳輸時(shí)鐘，都采用差分信號對的形式進(jìn)行傳輸。所謂信號對，是指LVDS端口電路中，每一個數(shù)據(jù)傳輸通道或時(shí)鐘傳輸通道的輸出都為兩個信號

2023-08-03 17:16:06

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Sub-LVDS技術(shù)在FPGA上的應(yīng)用

的性能水平時(shí)，由于有比傳統(tǒng)模式更好的抗電源噪聲能力，它可以在噪聲容限低得多，而且擺幅也低得多的情況下工作。目前，Sub-LVDS技術(shù)在Sony的Camera/Sensor中比較常見，主要傳輸的數(shù)據(jù)格式為RAW10或者RAW12。SUB-LVDS的電壓更低，共模電壓為1.8V，差模電壓為150mV。

2023-09-15 14:47:10

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LVDS信號的信號傳輸

LVDS發(fā)送芯片的輸入信號來自主控芯片，輸入信號包含RGB數(shù)據(jù)信號、時(shí)鐘信號和控制信號三大類。

2023-10-17 17:28:13

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LVDS傳輸的是什么信號？判斷LVDS信號正常的方法

LVDS傳輸的是什么信號？判斷LVDS信號正常的方法一、LVDS傳輸的是什么信號？ LVDS是一種低電壓差分信號，有兩種電壓狀態(tài)，即高電平和低電平，它類似于RS485協(xié)議。LVDS信號作為一種數(shù)字信號

2023-10-18 15:38:13

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什么是LVDS和RSDS圖象信號？解釋一下LVDS和RSDS這兩種傳輸協(xié)議

什么是LVDS和RSDS圖象信號？幫忙解釋一下LVDS和RSDS這兩種傳輸協(xié)議吧? LVDS和RSDS都是用于傳輸數(shù)字圖像信號的串行通信協(xié)議。它們都是由電子工業(yè)界制定的標(biāo)準(zhǔn)，旨在提高圖像傳輸速度

2023-10-18 15:38:16

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什么叫做LVDS信號？請問TTL信號與LVDS信號有什么區(qū)別？

什么叫做LVDS信號？請問TTL信號與LVDS信號有什么區(qū)別？ LVDS信號 LVDS（Low Voltage Differential Signaling）又稱低壓差分信號傳輸技術(shù)，是一種采用

2023-10-18 15:38:18

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LVDS中的時(shí)鐘脈沖信號是干什么的？

LVDS中的時(shí)鐘脈沖信號是干什么的？ LVDS（Low Voltage Differential Signaling）中的時(shí)鐘脈沖信號（Clock）是用于同步數(shù)據(jù)傳輸的，是整個LVDS接口的重要

2023-10-18 15:38:20

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雙路LVDS信號和單路的時(shí)鐘頻率有什么關(guān)系？

雙路LVDS信號和單路的時(shí)鐘頻率有什么關(guān)系？是一個時(shí)鐘內(nèi)傳輸兩個像素的數(shù)據(jù)嗎？雙路LVDS信號是一種在高速數(shù)據(jù)傳輸上應(yīng)用廣泛的接口，它利用微小的電壓擺動來傳輸數(shù)據(jù)。在雙路LVDS信號中，數(shù)據(jù)被分成

2023-10-18 15:38:22

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